Trung tâm hỗ trợ Ethernet

Trung tâm hỗ trợ IP Ethernet cung cấp thông tin về cách chọn, thiết kế và triển khai các liên kết Ethernet cho các thiết bị Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 và Cyclone® 10. Ngoài ra còn có hướng dẫn về cách đưa hệ thống của bạn lên và gỡ lỗi các liên kết Ethernet. Trang này được sắp xếp thành các danh mục phù hợp với quy trình thiết kế hệ thống Ethernet từ đầu đến cuối.

Nhận hỗ trợ bổ sung cho Thiết kế giao thức giao diện FPGA Agilex™ 7, Thiết kế giao thức giao diện FPGA Agilex™ 5, hành trình có hướng dẫn từng bước cho các quy trình phát triển tiêu chuẩn hiển thị các tài nguyên và tài liệu quan trọng chính.

Đối với các thiết bị khác, hãy tìm kiếm trong Bộ sưu tập Hỗ trợ Thiết bị và Sản phẩm.

Bắt đầu

Dòng thiết bị Agilex™ 7 Hướng dẫn thiết kế toàn vẹn tín hiệu giao diện nối tiếp tốc độ cao

Bảng tính đánh giá sơ đồ thiết bị Agilex™ 7

Hướng dẫn thiết kế PCB FPGAs và SoC Agilex™ 5 (HSSI, EMIF, MIPI, True Differential, PDN)

Bảng tính đánh giá sơ đồ thiết bị Agilex™ 5

1. Lựa chọn thiết bị và IP

Tôi nên sử dụng dòng FPGA nào?

Tham khảo Bảng 1 để hiểu hỗ trợ lõi sở hữu trí tuệ (IP) Ethernet cho các thiết bị Agilex™, Stratix® 10, Arria® 10 và Cyclone® 10. So sánh giữa bốn thiết bị để chọn thiết bị phù hợp cho việc triển khai hệ thống con Ethernet của bạn.

Vui lòng tham khảo hướng dẫn sử dụng tương ứng để hiểu và tìm hiểu xem các tính năng khác nhau được liệt kê trong bảng trên có loại trừ lẫn nhau hay không. Ví dụ: IP FPGA cho Ethernet 100 Gbps độ trễ thấp (đối với Arria® 10 thiết bị) không cho phép bạn bật RS-FEC và 1588 PTP đồng thời.

2. Quy trình thiết kế và tích hợp IP

Tôi có thể tìm thông tin về tích hợp IP ở đâu?

Tham khảo phần Bắt đầu trong hướng dẫn sử dụng lõi IP bạn đã chọn. Bạn cũng có thể tham khảo các tài liệu sau để biết chi tiết:

Thiết bị Agilex™

• Hướng dẫn Sử dụng I/O Mục đích Chung Agilex™ 7 Chuỗi F và I
• Hướng dẫn sử dụng cấu hình Agilex™ 7
• Hướng dẫn Sử dụng I/O Mục đích Chung của FPGAs và SoC Agilex™ 5
• Hướng dẫn sử dụng cấu hình Agilex™ 5

Stratix® 10 thiết bị

• AN 778: Sử dụng bộ thu phát Stratix® 10

Arria® 10 thiết bị

• AN 735: FPGA Hướng dẫn di chuyển lõi IP MAC 10G Ethernet 10G độ trễ thấp
• AN 795: Hướng dẫn triển khai cho hệ thống con Ethernet 10G sử dụng lõi IP MAC 10G độ trễ thấp trong các thiết bị Arria® 10
• AN 808: Hướng dẫn di chuyển từ Arria® 10 sang Stratix® 10 cho Hệ thống con Ethernet 10G

Tôi nên sử dụng lõi IP Ethernet nào?

FPGA IP cho Ethernet

Danh mục IP FPGA cho Ethernet chứa nhiều loại IP khác nhau để hỗ trợ tốc độ dữ liệu từ 10 Mbps đến 100 Gbps. Các giải pháp IP Ethernet bao gồm Bộ điều khiển truy cập phương tiện và lõi IP PHY, bao gồm cả đính kèm phương tiện vật lý (PMA) và lớp con mã hóa vật lý (PCS). Để biết thêm thông tin, hãy tham khảo hướng dẫn sử dụng sau:

Thiết bị Agilex™

• Hướng dẫn sử dụng IP cứng E-Tile cho Ethernet FPGA IP
• Hướng dẫn Sử dụng PHY Bộ thu phát E-Tile
• Công cụ sắp xếp vị trí kênh E-Tile
• Bảng dữ liệu thiết bị Agilex™ 7
• Bảng dữ liệu thiết bị Agilex™ 5

Stratix® 10 thiết bị

• Hướng dẫn sử dụng Lõi IP Ethernet Tốc độ gấp ba FPGA
• FPGA Hướng dẫn sử dụng Lõi IP MAC Ethernet 10G Độ trễ Thấp
• Stratix® 10 Hướng dẫn sử dụng Lõi IP PHY Ethernet Đa tốc độ 1G/2,5G/5G/10G
• Hướng dẫn sử dụng Lõi IP PHY Stratix® 10 10GBASE-KR
• Stratix® Hướng dẫn sử dụng Lõi IP Ethernet 40 Gbps độ trễ thấp 10
• Stratix® Hướng dẫn sử dụng Lõi IP Ethernet 100 Gbps 10 Độ trễ Thấp
• Hướng dẫn sử dụng IP cứng Stratix® 10 E-Tile cho IP FPGA Ethernet
• Stratix® Hướng dẫn Sử dụng PHY Bộ thu phát E-Tile 10
• Stratix® Hướng dẫn sử dụng IP cứng 10 H-Tile cho IP FPGA Ethernet
• Stratix® Hướng dẫn Sử dụng PHY Bộ thu phát 10 L- và H-Tile
• Stratix® 10 Bảng dữ liệu thiết bị
• Công cụ sắp xếp vị trí kênh E-Tile

Arria® 10 thiết bị

• Hướng dẫn sử dụng Lõi IP Ethernet Tốc độ gấp ba FPGA
• FPGA Hướng dẫn sử dụng Lõi IP MAC Ethernet 10G Độ trễ Thấp
• Hướng dẫn sử dụng Lõi IP Ethernet 25 Gbps
• Hướng dẫn sử dụng Lõi IP Ethernet 50 Gbps
• Hướng dẫn sử dụng Lõi IP Ethernet 40 Gbps độ trễ thấp
• Hướng dẫn sử dụng Lõi IP Ethernet 100 Gbps độ trễ thấp
• Hướng dẫn sử dụng chức năng MegaCore MAC và PHY Ethernet 40 và 100 Gbps độ trễ thấp

Cyclone® 10 thiết bị

• Hướng dẫn sử dụng Lõi IP Ethernet Tốc độ gấp ba FPGA
• FPGA Hướng dẫn sử dụng Lõi IP MAC Ethernet 10G Độ trễ Thấp

3. Thiết kế bo mạch và quản lý nguồn điện

Nguyên tắc kết nối chân cắm

Thiết bị Agilex™

• Nguyên tắc kết nối pin dòng thiết bị Agilex™ 7
• Nguyên tắc kết nối pin dòng thiết bị Agilex™ 5

Stratix® 10 thiết bị

• Stratix® Nguyên tắc kết nối pin dòng thiết bị 10 GX, MX, TX, DX và SX

Arria® 10 thiết bị

• Arria® Nguyên tắc kết nối pin dòng thiết bị 10 GX, GT và SX

Cyclone® 10 thiết bị

• Nguyên tắc kết nối pin dòng thiết bị Cyclone® 10 GX

Xem xét sơ đồ

Thiết bị Agilex™

• Bảng tính đánh giá sơ đồ thiết bị Agilex™ 7
• Bảng tính đánh giá sơ đồ thiết bị Agilex™ 5

Stratix® 10 thiết bị

• Stratix® Bảng tính đánh giá sơ đồ 10 GX, MX, TX và SX

Arria® 10 thiết bị

• Arria® Bảng tính đánh giá sơ đồ 10 GX, GT và SX

Cyclone® 10 thiết bị

• Cyclone® Bảng tính đánh giá sơ đồ 10 GX

Hướng dẫn thiết kế bo mạch

• AN 886: Hướng dẫn thiết kế thiết bị Agilex™ 7
• Hướng dẫn sử dụng Quản lý năng lượng Agilex™ 7
• Dòng thiết bị Agilex™ 7 Hướng dẫn thiết kế toàn vẹn tín hiệu giao diện nối tiếp tốc độ cao
• AN 910: Hướng dẫn thiết kế mạng phân phối điện Agilex™ 7
• Hướng dẫn sử dụng Quản lý năng lượng Agilex™ 5
• Hướng dẫn thiết kế PCB FPGAs và SoC Agilex™ 5 (HSSI, EMIF, MIPI, True Differential, PDN)
• Hướng dẫn thiết kế mạng phân phối điện Agilex™ 5
• Kiểm tra bố trí bo mạch
• AN 766: Stratix® 10 thiết bị, hướng dẫn thiết kế bố cục giao diện tín hiệu tốc độ cao
• AN 875: Hướng dẫn thiết kế PCB Stratix® 10 E-Tile
• AN 114: Hướng dẫn thiết kế bo mạch cho các gói thiết bị có thể lập trình
• AN 613: Cân nhắc thiết kế PCB Stackup cho FPGAs

Công cụ ước tính điện năng sớm

• Công cụ ước tính công suất sớm (EPE) và Bộ phân tích điện năng
• AN 750: Sử dụng công cụ PDN FPGA để tối ưu hóa thiết kế mạng phân phối điện của bạn
• Hướng dẫn sử dụng Công cụ Mạng Phân phối Điện (PDN) 2.0 dành riêng cho thiết bị

Hướng dẫn về nhiệt điện

• AN 787: Mô hình hóa và quản lý nhiệt Stratix® 10

Hướng dẫn Trình tự Công suất

• AN 692: Cân nhắc trình tự nguồn điện cho các thiết bị Agilex™ 7, Stratix® 10, Arria® 10 và Cyclone® 10 GX

4. Ví dụ thiết kế và thiết kế tham khảo

Thiết bị Agilex™ 7

• IP cứng E-Tile dành cho thiết bị Ethernet Agilex™
  • Hướng dẫn sử dụng Ví dụ thiết kế IP FPGA
• IP Ethernet ba tốc độ
• Hướng dẫn sử dụng ví dụ thiết kế IP FPGA Ethernet ba tốc độ F-Tile
• IP Ethernet 10G
  • Hướng dẫn sử dụng ví dụ thiết kế Ethernet 10G MAC FPGA IP độ trễ thấp F-Tile
• IP Ethernet 25G
  • Hướng dẫn sử dụng Ví dụ thiết kế IP FPGA Ethernet 25G F-Tile
• IP cứng Ethernet F-Tile
  • Hướng dẫn sử dụng ví dụ thiết kế IP cứng FPGA Ethernet F-Tile
  • Hướng dẫn Sử dụng Ví dụ Thiết kế Cấu hình lại Động F-Tile

Stratix® 10 thiết bị

• Ethernet ba tốc độ
  • AN830: FPGA thiết kế tham chiếu chip PHY và Ethernet tốc độ ba trên bo mạch
• Ethernet 1G/2,5G
  • Ví dụ thiết kế Ethernet 1G/2.5G cho Stratix® 10
• Ethernet 10G
  • IP FPGA cho hướng dẫn sử dụng ví dụ thiết kế MAC 10G Ethernet độ trễ thấp
• Ethernet 40G
  • IP FPGA cho hướng dẫn sử dụng ví dụ thiết kế Ethernet 40 Gbps độ trễ thấp
• IP cứng FPGA H-Tile cho Ethernet
  • Hướng dẫn sử dụng ví dụ thiết kế
• Ethernet 100G
  • IP FPGA cho hướng dẫn sử dụng ví dụ thiết kế Ethernet 100 Gbps độ trễ thấp
• IP cứng E-Tile cho Ethernet Stratix® 10
  • Hướng dẫn sử dụng Ví dụ thiết kế IP FPGA

Arria® 10 thiết bị

• Ethernet ba tốc độ
  • AN647: Thiết kế tham chiếu chip PHY và Ethernet ba cổng trên bo mạch
  • AN-744: Thiết kế tham chiếu Ethernet ba tốc độ có thể mở rộng cho Arria® 10 thiết bị
  • Arria® 10 ví dụ thiết kế Ethernet ba tốc độ và PHY gốc
  • Arria® 10 Ethernet ba tốc độ với IEEE 1588v2 và Ví dụ thiết kế PHY gốc
• Ethernet 10G
  • AN 699: Sử dụng Bộ công cụ thiết kế Ethernet FPGA
  • AN794: Thiết kế tham chiếu Arria® 10 Ethernet 10G MAC và XAUI PHY độ trễ thấp
  • AN 701: MAC Ethernet 10G độ trễ thấp có thể mở rộng sử dụng Arria® 10 1G/10G PHY
  • AN 838: Khả năng tương tác giữa Giải pháp Ethernet 10 NBASE-T Arria® với Thiết kế tham chiếu PHY Ethernet Aquantia
  • Arria® Ví dụ thiết kế Ethernet 10M-10G đa tốc độ có thể mở rộng SoC
  • Arria® 10 MAC Ethernet 10G có thể mở rộng + PHY gốc với IEEE 1588v2 Ví dụ thiết kế

5. Gỡ lỗi

Công cụ

Stratix® 10 Trình kiểm tra liên kết Ethernet thiết bị

Ethernet Link Inspector bao gồm hai công cụ con:

1. Link Monitor - Cho phép bạn liên tục theo dõi tình trạng của (các) liên kết Ethernet giữa Stratix® 10 thiết bị và đối tác liên kết. Một số tính năng chính bạn có thể theo dõi là: Tóm tắt trạng thái liên kết (khóa CDR, tần số khôi phục RX, khóa căn chỉnh làn, v.v.) Thống kê gói MAC, thống kê FEC, v.v.
2. Phân tích liên kết - Cho phép bạn minh bạch hóa trình tự hiển thị liên kết (như Tự động đàm phán, Đào tạo liên kết, v.v.) hoặc bất kỳ sự kiện nào khác được ghi lại trong tệp Trình phân tích logic của Signal Tap. Định cấu hình và chụp tệp Trình phân tích logic Signal Tap cho sự kiện nhất định, sau đó sử dụng Phân tích liên kết để nhập sự kiện đã chụp và nghiên cứu hành vi Stratix® 10 trong thời gian sự kiện đó.
   

Để truy cập Ethernet Link Inspector cho một phiên bản phần mềm Quartus® cụ thể, vui lòng tham khảo bảng dưới đây.

• Để biết mô hình sử dụng hỗ trợ IP và Thiết bị, hãy tham khảo phần '1.2 Lõi IP và Thiết bị được Hỗ trợ' trong hướng dẫn sử dụng Trình kiểm tra Liên kết Ethernet có liên quan.

Ghi chú phát hành lõi sở hữu trí tuệ (IP)

Thiết bị Agilex™

• IP cứng E-Tile cho Ghi chú Phát hành Ethernet

Stratix® 10 thiết bị

• Ghi chú phát hành Lõi IP Ethernet Tốc độ gấp ba FPGA
• FPGA Ghi chú phát hành Lõi IP MAC Ethernet 10G Độ trễ Thấp
• Ghi chú phát hành PHY Stratix® 10 10GBASE-KR
• Stratix® Ghi chú phát hành IP cứng 10 H-Tile cho Lõi IP Ethernet
• Stratix® 10 ghi chú phát hành lõi IP Ethernet 40 Gbps độ trễ thấp
• Stratix® 10 Ghi chú phát hành Lõi IP Ethernet 100 Gbps Độ trễ Thấp
• Stratix® Ghi chú phát hành IP cứng 10 E-Tile cho IP FPGA Ethernet

Arria® 10 thiết bị

• Ghi chú phát hành Lõi IP Ethernet Tốc độ gấp ba FPGA
• FPGA Ghi chú phát hành Lõi IP MAC Ethernet 10G Độ trễ Thấp
• Ghi chú phát hành PHY 1G/10G và Backplane Ethernet 10GBASE-KR
• Ghi chú phát hành Lõi IP PHY Ethernet Đa tốc độ 1G/2,5G/5G/10G
• Ghi chú phát hành Lõi IP Ethernet 25G
• Ghi chú phát hành Lõi IP Ethernet 40Gbps Độ trễ Thấp
• Ghi chú phát hành Lõi IP Ethernet 100 Gbps Độ trễ Thấp

Cyclone® 10 thiết bị

• Ghi chú phát hành Lõi IP Ethernet Tốc độ gấp ba FPGA
• FPGA Ghi chú phát hành Lõi IP MAC Ethernet 10G Độ trễ Thấp

Hướng dẫn phân tích cây lỗi

• Hướng dẫn phân tích cây lỗi cho vấn đề hỏng dữ liệu MAC 10G độ trễ thấp

Giải pháp nền tảng kiến thức

Thiết bị Agilex™

• Tìm kiếm Cơ sở Kiến thức (FPGA IP cho FPGAs Agilex™ FPGAs và SoC)

Stratix® 10 thiết bị

• Tìm kiếm Cơ sở Kiến thức (FPGA IP cho Ethernet Tốc độ Gấp ba)
• Tìm kiếm MAC 10G Ethernet 10G Cơ sở Kiến thức (FPGA IP cho Ethernet 10G Độ trễ Thấp)
• Tìm kiếm Cơ sở Kiến thức (IP FPGA cho PHY Đa tốc độ Ethernet 1G/2,5G/5G/10G)
• Tìm kiếm Cơ sở Kiến thức (IP FPGA cho Ethernet 25G)
• Tìm kiếm Ethernet 40 Gbps 40 Gbps trong Cơ sở Kiến thức Cơ sở Kiến thức (FPGA)
• Tìm kiếm Ethernet 100 Gbps Cơ sở Kiến thức (FPGA IP cho độ trễ thấp)

Arria® 10 thiết bị

• Tìm kiếm Cơ sở Kiến thức (FPGA IP cho Ethernet ba tốc độ)
• Tìm kiếm MAC 10G Ethernet 10G Cơ sở Kiến thức (FPGA IP cho Ethernet 10G Độ trễ Thấp)
• Tìm kiếm Cơ sở Kiến thức (IP FPGA cho 1G/10G và Bảng nối đa năng Ethernet 10GBASE-KR PHY)
• Tìm kiếm Cơ sở Kiến thức (IP FPGA cho PHY Đa tốc độ Ethernet 1G/2,5G/5G/10G)
• Tìm kiếm Cơ sở Kiến thức (IP FPGA cho Ethernet 25G)
• Tìm kiếm Ethernet 40 Gbps 40 Gbps trong Cơ sở Kiến thức Cơ sở Kiến thức (FPGA)
• Tìm kiếm Ethernet 100 Gbps Cơ sở Kiến thức (FPGA IP cho độ trễ thấp)

Cyclone® 10 thiết bị

• Tìm kiếm Cơ sở Kiến thức (FPGA IP cho Ethernet Tốc độ Gấp ba)
• Tìm kiếm MAC 10G Ethernet 10G Cơ sở Kiến thức (FPGA IP cho Ethernet 10G Độ trễ Thấp)

Đào tạo kỹ thuật FPGA

• Danh mục đào tạo kỹ thuật

6. Các khóa đào tạo và video