Trung tâm hỗ trợ phần mềm thiết kế Quartus® Prime

Các chủ đề phần mềm thiết kế Quartus® Prime để hướng dẫn bạn qua tất cả các tính năng của phần mềm.

Bắt đầu

Bộ phần mềm thiết kế Quartus® Prime bao gồm tất cả các công cụ thiết kế phần mềm cần thiết để đưa FPGA của bạn từ ý tưởng đến sản xuất. Các chủ đề trên trang web này sẽ hướng dẫn bạn qua tất cả các tính năng của phần mềm Quartus® Prime. Chọn lĩnh vực bạn quan tâm và điều hướng đến các tài nguyên cụ thể bạn cần trong quy trình thiết kế Quartus® Prime.

Hướng dẫn sử dụng Quartus® Prime

Đào tạo phần mềm Quartus® Prime

Altera cung cấp một số loại hình đào tạo, cả trực tuyến và trực tiếp để giúp bạn bắt kịp tốc độ nhanh chóng trên quy trình thiết kế Quartus® Prime. Dưới đây là một số lớp đào tạo được đề xuất để giúp bạn bắt đầu.

Đào tạo phần mềm Quartus® Prime

Loại tên khóa họcThời lượng
Hội thảo dành cho người mới bắt đầu dành cho FPGAs Altera® Phiên trực tuyến
 4 giờ 30 phút
Xem tất cả Hiện ít hơn

Nhiều khóa đào tạo khác có sẵn. Để có danh mục đầy đủ, hãy truy cập FPGA Đào tạo.

1. Lập kế hoạch I/O

Lập kế hoạch I / O được thực hiện ở giai đoạn đầu trong thiết kế FPGA để đảm bảo vị trí thành công trong thiết bị mục tiêu của bạn trong khi đáp ứng các ràng buộc về thời gian và chân chuyên dụng.

  • Phần mềm Quartus® Prime Pro Edition cung cấp hai công cụ để quản lý quy trình phức tạp đáp ứng nhiều ràng buộc của vị trí I/O.
Mô tả công cụNhiệm vụ lập kế hoạch I / OCách truy cập
Công cụ vẽ thiết kế giao diện Công cụ vẽ thiết kế giao diện quản lý sự phức tạp của việc tích hợp nhiều mô-đun với các yêu cầu cứng đối với gán chân (ví dụ: PCI Express*, DDR và lõi sở hữu trí tuệ (IP) vòng lặp khóa pha (PLL). Công cụ vẽ thiết kế giao diện tương tác động với Quartus® Prime Fitter để xác minh tính hợp pháp của vị trí trong khi bạn lập kế hoạch. Bạn có thể đánh giá các sơ đồ tầng khác nhau bằng cách sử dụng các báo cáo tương tác để lập kế hoạch chính xác cho việc triển khai tốt nhất. Lập kế hoạch giao diện và thiết bị ngoại vi Công cụ > Công cụ lập kế hoạch giao diện
Công cụ lập kế hoạch ghim Công cụ lập kế hoạch ghim là một công cụ gán ghim cấp thấp. Sử dụng tùy chọn này để đặt các chân I/O theo cách thủ công và để chỉ định tốc độ quay và cường độ ổ đĩa. Chỉnh sửa, xác thực hoặc xuất chỉ định ghim Bài tập > Công cụ lập kế hoạch ghim
Xem tất cả Hiện ít hơn

Tài liệu lập kế hoạch I/O

Tài liệu Công cụ Phần mềm

Tài liệu thiết bị

Đào tạo I/O

Thời
lượng loại khóa học
Thiết kế hệ thống I/O nhanh chóng & dễ dàng với BluePrint Miễn phí, Trực tuyến 39 phút
Xem tất cả Hiện ít hơn

Các tài nguyên khác

Lập kế hoạch I/O bao gồm nhiều cân nhắc, đặc biệt là khi có liên quan đến I/O tốc độ cao hoặc các giao thức cụ thể.

Để biết thêm thông tin về quản lý I/O và hỗ trợ phát triển bo mạch, hãy truy cập:

2. Mục thiết kế

Mục thiết kế - Tổng quan

Bạn có thể thể hiện thiết kế của mình bằng một số phương pháp nhập thiết kế:

  • Sử dụng ngôn ngữ mô tả phần cứng (HDL)
  • Verilog
  • SystemVerilog
  • VHDL
  • Platform Designer, một công cụ nhập đồ họa để kết nối các mô-đun phức tạp theo cách có cấu trúc
  • Các phương pháp nhập cảnh cấp cao khác
  • Tổng hợp cấp cao (HLS) sử dụng C ++ để thể hiện các mô-đun phức tạp
  • OpenCL™ sử dụng C++ để triển khai các thuật toán tính toán trên các nền tảng không đồng nhất

FPGA Sở hữu trí tuệ

Ngoài việc nhập thiết kế trực tiếp, FPGAs hỗ trợ một danh mục lớn các tài sản trí tuệ (IP) được thiết kế đặc biệt để sử dụng trong FPGAs.

Học ngôn ngữ mô tả phần cứng (HDL)

Altera cung cấp một số khóa đào tạo HDL, từ tổng quan trực tuyến miễn phí đến các lớp học có giảng viên hướng dẫn cả ngày.

Thời
lượng loại khóa học
Kiến thức cơ bản về Verilog HDL 50 phút Trực tuyến, Miễn phí
Kiến thức cơ bản về VHDL 92 phút Trực tuyến, Miễn phí
Verilog HDL Nâng cao 8 giờ Có giảng viên hướng dẫn
SystemVerilog với phần mềm Quartus® II 38 phút Trực tuyến, Miễn phí
Xem tất cả Hiện ít hơn

Sử dụng mẫu HDL

Phần mềm Quartus® Prime cung cấp một số mẫu cho các phần tử logic thường được sử dụng như thanh ghi, gán tín hiệu đã chọn, gán tín hiệu đồng thời và cuộc gọi chương trình con. Mẫu có sẵn trong Verilog, SystemVerilog và VHDL.

Nếu bạn không chắc chắn về cách tốt nhất để viết một hàm cụ thể để đảm bảo rằng nó sẽ được triển khai chính xác, bạn nên tham khảo các mẫu này. Hệ thống mẫu được mô tả đầy đủ trong phần Chèn mã HDL từ Mẫu được cung cấp trong Hướng dẫn Sử dụng Đề xuất Thiết kế.

Phong cách mã hóa HDL được đề xuất

Kiểu mã hóa HDL có ảnh hưởng đáng kể đến chất lượng kết quả cho các thiết kế logic. Các công cụ tổng hợp sẽ tối ưu hóa thiết kế, nhưng để đạt được kết quả chính xác, bạn cần viết mã theo kiểu, sẽ dễ dàng được công cụ tổng hợp nhận ra là các cấu trúc logic cụ thể.

Ngoài ra, có những thực tiễn thiết kế tốt, cần được tuân theo cho thiết kế logic kỹ thuật số nói chung và cho các thiết bị dựa trên LAB nói riêng. Quản lý các phương pháp thiết lập lại logic, độ trễ đường ống và tạo tín hiệu đồng bộ thích hợp là một số ví dụ về thực tiễn thiết kế kỹ thuật số tốt. Một số tài nguyên để học các thực hành mã hóa HDL tốt được liệt kê dưới đây.

Tài nguyên cho Hướng dẫn phong cách mã hóa HDL tốt

Mô tả tài nguyên
Kiểu mã hóa HDL được đề xuất Một phần trong hướng dẫn sử dụng Quartus® Prime Pro Edition.
Các phương pháp thiết kế được đề xuất Một phần trong hướng dẫn sử dụng Quartus® Prime Pro Edition.
Sách dạy nấu ăn tổng hợp nâng cao với các ví dụ thiết kế PDF với các ví dụ thiết kế.
Xem tất cả Hiện ít hơn

Sở hữu trí tuệ

Altera FPGAs hỗ trợ một danh mục lớn các tài sản trí tuệ (IP) được thiết kế đặc biệt để sử dụng trong FPGAs. Mỗi IP bao gồm một mô hình mô phỏng để xác minh thiết kế trước khi triển khai thiết bị. Xem các liên kết sau để biết thêm thông tin về các lõi IP có sẵn và hệ sinh thái IP trong phần mềm Quartus® Prime.

Mô tả tài nguyên
Danh mục IP FPGA Altera Tổng quan về danh mục FPGA IP Altera.
Giới thiệu về Lõi IP FPGA Cách trình chỉnh sửa thông số và danh mục IP quản lý lõi IP trong phần mềm Quartus® Prime.
Công cụ tìm IP FPGA Danh sách đầy đủ các lõi IP FPGA.
Xem tất cả Hiện ít hơn

Trình thiết kế nền tảng

Chụp nhanh trình thiết kế nền tảng

Xem Giới thiệu về Webcast Platform Designer

Platform Designer là một công cụ đồ họa, tích hợp hệ thống cho phép bạn nhanh chóng tích hợp một hệ thống các thành phần phức tạp.

Sử dụng khung kết nối được tiêu chuẩn hóa (Avalon® hoặc AMBA* AXI*), bạn có thể tích hợp tài sản trí tuệ từ bên thứ ba, từ IP của tổ chức bạn hoặc từ các mô-đun hộp đen chưa được xác định. Tất cả FPGA lõi IP tuân thủ các thông số kỹ thuật giao diện của Platform Designer.

Trình thiết kế nền tảng tạo HDL để khởi tạo vào phần còn lại của thiết kế FPGA của bạn.

Tài liệu về Trình thiết kế Nền tảng

Mô tả tài nguyên
Tạo hệ thống với Platform Designer Khái niệm cơ bản về việc sử dụng trình thiết kế nền tảng.
Tạo các thành phần của Platform Designer Cách tích hợp các thành phần sở hữu trí tuệ (IP) để sử dụng trong trình thiết kế nền tảng.
Kết nối thiết kế nền tảng Thông tin chi tiết về các giao diện bộ nhớ được ánh xạ và truyền phát trực tuyến có sẵn trong các tiêu chuẩn kết nối Avalon® và AMBA* AXI*.
Tối ưu hóa hiệu suất hệ thống Platform Designer Tối ưu hóa quy trình và xử lý trọng tài bus trong hệ thống thiết kế nền tảng.
Tham chiếu Tcl Giao diện Thành phần Tham chiếu giao diện lập trình ứng dụng (API) để tích hợp IP vào hệ thống thiết kế nền tảng.
Thành phần thiết kế hệ thống Platform Designer Mô tả các thành phần kết nối có sẵn trong trình thiết kế nền tảng.
Xem tất cả Hiện ít hơn

Các khóa đào tạo về thiết kế nền tảng (trước đây là Qsys)

Loại thời lượng khóa học
Tạo thiết kế hệ thống với Platform Designer: Bắt đầu 28 phút Miễn phí, Trực tuyến
Giới thiệu về Platform Designer 30 phút Miễn phí, Trực tuyến
Giới thiệu về Công cụ Tích hợp Hệ thống Platform Designer 8 giờ Có giảng viên hướng dẫn
Trình thiết kế nền tảng trong phần mềm Quartus® Prime Pro Edition 63 phút Miễn phí, Trực tuyến
Thiết kế hệ thống nâng cao sử dụng Qsys: Mô phỏng thành phần & hệ thống 28 phút Miễn phí, Trực tuyến
Thiết kế hệ thống nâng cao sử dụng Platform Designer: Tối ưu hóa hệ thống 46 phút Miễn phí, Trực tuyến
Thiết kế hệ thống nâng cao sử dụng Qsys: Xác minh hệ thống với Bảng điều khiển hệ thống 26 phút Miễn phí, Trực tuyến
Thiết kế hệ thống nâng cao sử dụng Qsys: Sử dụng hệ thống phân cấp 45 phút Miễn phí, Trực tuyến
Phát triển IP tùy chỉnh sử dụng giao diện Avalon® và Arm* AMBA* AXI 107 phút Miễn phí, Trực tuyến
Xem tất cả Hiện ít hơn

Ví dụ thiết kế Platform Designer

Mô
tả tài nguyên
Platform Designer - Ví dụ thiết kế Ví dụ thiết kế có thể tải xuống của trình kiểm tra bộ nhớ được triển khai trong Trình thiết kế nền tảng.
Ví dụ thiết kế bộ nhớ AXI* Giao diện AMBA* AXI*-3 Agent trên một thành phần bộ nhớ tùy chỉnh Verilog đơn giản.
Ví dụ mô phỏng BFM: Giao diện cầu nối HPS AXI* với lõi FPGA Một giao diện hệ thống xử lý cứng (HPS) với cầu FPGA AXI* (h2f).
Hướng dẫn sử dụng Bộ IP Xác minh Avalon® (PDF) Mô hình chức năng bus (BFM) để xác minh lõi IP bằng giao diện Avalon®.
Tập tin thiết kế (.zip)
Bộ IP Xác minh Mentor Graphics* AXI* (PDF) BFM để xác minh lõi IP sử dụng giao diện AMBA* AXI*.
Xem tất cả Hiện ít hơn

Sách trắng

Mô tả tài nguyên
So sánh các phương pháp tiếp cận tích hợp IP để triển khai FPGA Thảo luận về những thách thức kết nối trong các thiết bị FPGA phức tạp.
Áp dụng các lợi ích của mạng trên kiến trúc chip vào thiết kế hệ thống FPGA Mô tả những ưu điểm của kiến trúc mạng trên chip (NoC) trong thiết kế hệ thống FPGA.
Xem tất cả Hiện ít hơn

3. Mô phỏng

Tổng quan về mô phỏng

Phần mềm Quartus® Prime hỗ trợ RTL và mô phỏng thiết kế cấp cổng trong các trình mô phỏng EDA được hỗ trợ.

Mô phỏng bao gồm:

  • Thiết lập môi trường làm việc mô phỏng của bạn
  • Biên dịch thư viện mô hình mô phỏng
  • Chạy mô phỏng của bạn

Phần mềm Quartus® Prime hỗ trợ sử dụng quy trình mô phỏng theo kịch bản để tự động hóa quá trình xử lý mô phỏng trong môi trường mô phỏng ưa thích của bạn.

Trong phần mềm Quartus® Prime Standard Edition, bạn có tùy chọn sử dụng luồng công cụ NativeLink, tự động hóa việc khởi chạy trình mô phỏng bạn đã chọn.

Quy trình mô phỏng theo kịch bản

Mô tả chủ đề Phiên bản Pro Phiên bản tiêu chuẩn
Mô phỏng thiết kế FPGA Khi sử dụng Trình thiết kế Nền tảng để định cấu hình lõi IP và hệ thống, các tập lệnh thiết lập môi trường mô phỏng sẽ được tạo cho các trình mô phỏng EDA được hỗ trợ. Mô phỏng của bên thứ ba Mô phỏng của bên thứ ba
Aldec Hoạt động-HDL Chương này cung cấp các hướng dẫn cụ thể để mô phỏng các thiết kế Quartus® Prime bằng phần mềm Aldec Active-HDL hoặc Riviera-PRO. Hỗ trợ Aldec Active-HDL và Riviera-PRO Hướng dẫn Aldec Active-HDL và Riviera-PRO
Cadence Incisive Enterprise Chương này cung cấp các hướng dẫn cụ thể để mô phỏng các thiết kế Quartus® Prime Pro Edition với phần mềm Cadence Xcelium* Parallel Simulator. Hỗ trợ mô phỏng song song Cadence Xcelium* Hỗ trợ Cadence Simulator
Siemens EDA QuestaSim* Chương này cung cấp hướng dẫn mô phỏng các thiết kế Quartus® Prime với các trình mô phỏng Siemens EDA QuestaSim* được hỗ trợ. Hỗ trợ Siemens EDA QuestaSim* Simulator Hỗ trợ Questa* Intel® FPGA Edition, ModelSim® và Questa* Simulator
Synopsys* VCS và VCS MX Bạn có thể đưa trình mô phỏng EDA được hỗ trợ vào quy trình thiết kế Quartus® Prime. Tài liệu này cung cấp hướng dẫn mô phỏng các thiết kế Quartus® Prime bằng phần mềm Synopsys VCS hoặc VCS MX. Hỗ trợ Synopsys VCS* và VCS MX Hỗ trợ Synopsys VCS* và VCS MX

Tham khảo các video sau để biết hướng dẫn về cách thiết lập mô phỏng:
Xem tất cả Hiện ít hơn

Quy trình mô phỏng NativeLink

Trong phần mềm Quartus® Prime Standard Edition, bạn có tùy chọn sử dụng NativeLink. Điều này cho phép bạn tự động khởi chạy tất cả các bước cần thiết để mô phỏng thiết kế của bạn sau khi sửa đổi mã nguồn hoặc IP của bạn.

Tính năng NativeLink tích hợp trình mô phỏng EDA của bạn với phần mềm Quartus® Prime Standard Edition bằng cách tự động hóa các tính năng sau:

  • Tạo các tệp mô phỏng cụ thể và tập lệnh mô phỏng.
  • Tổng hợp các thư viện mô phỏng.
  • Tự động khởi chạy trình mô phỏng của bạn sau khi phân tích và xây dựng, phân tích và tổng hợp phần mềm Quartus® Prime hoặc sau khi biên dịch đầy đủ.

Tài nguyên cho Thiết lập mô phỏng NativeLink

Tài nguyên cho Thiết lập mô phỏng NativeLinkMô tả loại tài nguyên
Sử dụng mô phỏng NativeLink Hướng dẫn sử dụng Một chương trong hướng dẫn sử dụng phiên bản tiêu chuẩn Quartus Prime: Mô phỏng của bên thứ ba.
Cách thiết lập Mô phỏng NativeLink Video Một đoạn video ngắn trình bày cách thiết lập NativeLink cho một thiết kế đơn giản.
Xem tất cả Hiện ít hơn
Tài nguyên mô phỏngMô tả loại tài nguyên
Mô phỏng thiết kế FPGA Altera (Quartus® Prime Pro Edition) Hướng dẫn sử dụng Tài liệu chính cho phần mềm phiên bản Quartus® Prime Pro.
Mô phỏng thiết kế FPGA (Quartus® Prime Standard Edition) Cẩm nang Tài liệu chính cho phần mềm phiên bản tiêu chuẩn Quartus® Prime.
Tạo Testbench bằng Công cụ mô phỏng Intel® FPGA-ModelSim* Video Video này sẽ cung cấp cách dễ nhất để tạo một băng ghế thử nghiệm với Altera-Modelsim. Bạn có thể sửa đổi test bench bằng lập trình VHDL/Verilog trong test bench được tạo. Theo dõi FPGA để xem chúng tôi được lập trình như thế nào để thành công và có thể giúp bạn giải quyết các vấn đề FPGA của mình bằng các giải pháp toàn diện.
Mô phỏng thiết kế bộ xử lý Nios® II Video Video này mô tả cách mô phỏng thiết kế bộ xử lý Nios II. Theo dõi FPGA để xem chúng tôi được lập trình như thế nào để thành công và có thể giúp bạn giải quyết các vấn đề FPGA của mình bằng các giải pháp toàn diện.
Cách mô phỏng khối giao diện bộ nhớ nối tiếp hoạt động Video Video này sẽ hướng dẫn người dùng cách mô phỏng việc đọc và ghi đơn giản vào flash của bên thứ ba bằng cách sử dụng khối giao diện bộ nhớ nối tiếp hoạt động.
Tạo mô phỏng thiết kế ví dụ PHYLite trong ModelSim* trong 16.1 với Arria® 10 Video Video hướng dẫn này trình bày cách tạo tệp mô phỏng từ cài đặt PHYLite tùy chỉnh trong Qsys. Nó cũng sẽ hướng dẫn cách thiết lập môi trường mô phỏng trong ModelSim để chạy mô phỏng PHYLite. Video hướng dẫn này đang sử dụng Arria 10 thiết bị cụ thể, 16.1 Quartus và ModelSim 10.5c.
Cách mô phỏng thứ tự byte IP Cyclone® V 8b10b Video Video này sẽ hướng dẫn người dùng cách thực hiện căn chỉnh từ thủ công và sắp xếp thứ tự byte trong Cyclone V Native PHY với 8b10b và chế độ PCS có độ rộng gấp đôi. Một phương pháp tương tự được áp dụng cho tất cả các thiết bị dòng V. Với chế độ PCS có chiều rộng gấp đôi và bật SERDES byte, bộ thu phát sẽ đạt được tốc độ dữ liệu cao hơn.
Mô phỏng Arria® 10 RLDRAM3 bằng mô hình bộ nhớ của nhà cung cấp Video Video này sẽ hướng dẫn người dùng cách chạy mô phỏng thiết kế mẫu bằng cách thay thế mô hình bộ nhớ chung FPGA mô hình bộ nhớ chung bằng mô hình bộ nhớ của nhà cung cấp.
Mô phỏng SoC HPS DDR3 Core Video Tìm hiểu cách mô phỏng lõi DDR3 từ SoC HPS (Hệ thống bộ xử lý cứng) bằng phần mềm Quartus II v. 13.1 và công cụ tích hợp hệ thống Qsys, Questa Sim 10.1d và máy Linux Theo dõi FPGA để xem cách chúng tôi được lập trình để thành công và có thể giúp bạn giải quyết các vấn đề FPGA bằng các giải pháp toàn diện.
Thiết kế hệ thống nâng cao sử dụng Platform Designer: Mô phỏng thành phần & hệ thống
 Đào tạo trực tuyến

Khóa đào tạo này là phần 1/4. Công cụ tích hợp hệ thống Platform Designer tiết kiệm đáng kể thời gian bằng cách tự động tạo logic liên kết để kết nối các chức năng IP và hệ thống con.

Khóa học trực tuyến 28 phút
Xem tất cả Hiện ít hơn

4. Tổng hợp

Tổng quan tổng hợp

Giai đoạn Tổng hợp Logic của quy trình thiết kế phần mềm Quartus® sẽ lấy mã mức truyền thanh ghi (RTL) và tạo một danh sách mạng gồm các nguyên thủy cấp thấp hơn (netlist sau tổng hợp). Netlist sau tổng hợp sau đó sẽ được sử dụng làm đầu vào cho Fitter, nơi sẽ đặt và định tuyến thiết kế.

Phần mềm Quartus® Prime và Quartus® II bao gồm tổng hợp tích hợp tiên tiến và giao diện với các công cụ tổng hợp của bên thứ ba khác. Phần mềm này cũng cung cấp trình xem netlist sơ đồ mà bạn có thể sử dụng để phân tích cấu trúc của thiết kế và xem phần mềm diễn giải thiết kế của bạn như thế nào.

Kết quả tổng hợp có thể được xem với người xem Quartus® Netlist, cả sau khi xây dựng RTL và sau khi Lập bản đồ công nghệ.

Tài liệu tổng hợp

Mô tả tiêu đề
Tổng hợp tích hợp Quartus Prime Công cụ tổng hợp tích hợp phần mềm Quartus® Prime hỗ trợ tổng hợp VHDL, Verilog, SystemVerilog và các ngôn ngữ nhập thiết kế kế FPGA dành riêng cho Altera® kế thừa.
Hỗ trợ Synplify Quy trình công cụ phần mềm Quartus® Prime cũng hỗ trợ các bộ tổng hợp logic Synplicity Synplify và Synplify Pro.
Hỗ trợ Mentor Graphics* Precision RTL Quy trình công cụ phần mềm Quartus® Prime cũng hỗ trợ Bộ tổng hợp RTL chính xác Mentor Graphics*.
Xem tất cả Hiện ít hơn

Đào tạo tổng hợp và trình diễn

Mô tả tiêu đề
Sử dụng phần mềm Quartus® Prime: Giới thiệu (ODSW1100)

Làm quen với môi trường thiết kế phần mềm Quartus® Prime cơ bản. Bạn sẽ tìm hiểu về quy trình thiết kế FPGA cơ bản và cách sử dụng phần mềm Quartus® Prime trong quy trình.

Đây là một khóa học trực tuyến 80 phút.
Loạt thiết kế phần mềm Quartus® Prime: Nền tảng (Tiêu chuẩn) (ODSW1110)

Tìm hiểu cách sử dụng phần mềm Quartus® Prime để phát triển thiết kế FPGA hoặc CPLD từ thiết kế ban đầu đến lập trình thiết bị.

Đây là một khóa học trực tuyến kéo dài 3.5 giờ.
Loạt thiết kế phần mềm Quartus® Prime: Nền tảng (IDSW110)

Tạo dự án, nhập tệp thiết kế, biên dịch và định cấu hình thiết bị của bạn để xem thiết kế hoạt động trong hệ thống. Nhập các ràng buộc về thời gian và phân tích thiết kế bằng Trình phân tích Thời gian. Khám phá cách phần mềm giao tiếp với các công cụ EDA phổ biến được sử dụng để tổng hợp và mô phỏng.

Đây là khóa học có giảng viên hướng dẫn kéo dài 8 giờ.
Xem tất cả Hiện ít hơn

Tổng hợp cấp cao

Công cụ Tổng hợp cấp cao (HLS) nhận mô tả thiết kế được viết bằng C ++ và tạo mã RTL được tối ưu hóa cho FPGAs Altera®.

Để biết thêm thông tin về Trình biên dịch HLS, bao gồm tài liệu, ví dụ và các khóa đào tạo, hãy xem Trang Hỗ trợ HLS.

Mô tả tài liệu
Hướng dẫn Bắt đầu HLS Hiển thị cách khởi tạo môi trường trình biên dịch tổng hợp cấp cao của bạn. Cũng bao gồm các ví dụ thiết kế và hướng dẫn để chứng minh cách sử dụng hiệu quả trình biên dịch.
Hướng dẫn sử dụng HLS Cung cấp hướng dẫn tổng hợp, xác minh và mô phỏng lõi IP cho các sản phẩm FPGA Altera®.
Hướng dẫn tham khảo HLS Cung cấp thông tin về quy trình thiết kế thành phần tổng hợp cấp cao (HLS), bao gồm các tùy chọn lệnh và các thành phần lập trình khác mà bạn có thể sử dụng trong mã thành phần của mình.
Hướng dẫn thực hành tốt nhất về HLS Cung cấp các mẹo và hướng dẫn về cách tối ưu hóa thiết kế thành phần của bạn bằng cách sử dụng thông tin được cung cấp bởi trình biên dịch HLS.
Xem tất cả Hiện ít hơn

5. Lắp ráp

Fitter - Phiên bản Pro

Với phần mềm Quartus® Prime Pro Edition, Fitter thực hiện công việc của mình trong các giai đoạn có thể điều khiển riêng lẻ; Bạn có thể tối ưu hóa từng giai đoạn riêng lẻ bằng cách chỉ chạy giai đoạn đó của quy trình lắp ráp, lặp lại để tối ưu hóa giai đoạn đó.

Tối ưu hóa gia tăng giai đoạn Fitter
Kế hoạch Sau giai đoạn này, bạn có thể chạy phân tích thời gian sau kế hoạch để xác minh các ràng buộc về thời gian và xác thực các khoảng thời gian đồng hồ chéo . Xem các thuộc tính vị trí và ngoại vi và thực hiện lập kế hoạch đồng hồ cho các thiết kế Arria® 10 FPGA và Cyclone® 10 FPGA.
Địa điểm ban đầu Sau giai đoạn này, Công cụ lập kế hoạch chip có thể hiển thị vị trí cấp cao ban đầu của các yếu tố thiết kế. Sử dụng thông tin này để hướng dẫn các quyết định sơ đồ mặt bằng của bạn. Đối với Stratix® 10 thiết kế FPGA, bạn cũng có thể lập kế hoạch đồng hồ sớm sau khi chạy giai đoạn này.
Nơi Sau giai đoạn này, xác thực việc sử dụng tài nguyên và logic trong Báo cáo tổng hợp và xem xét vị trí của các yếu tố thiết kế trong Công cụ lập kế hoạch chip.
Lộ trình Sau giai đoạn này, thực hiện thiết lập chi tiết và giữ thời gian đóng trong Bộ phân tích thời gian và xem tắc nghẽn định tuyến thông qua Công cụ lập kế hoạch chip.
Đổi thời gian Sau giai đoạn này, hãy xem lại kết quả Tái định thời trong báo cáo Fitter và sửa mọi hạn chế hạn chế tối ưu hóa định thời gian hơn nữa.
Xem tất cả Hiện ít hơn

Theo mặc định, Fitter sẽ chạy qua tất cả các giai đoạn của nó. Tuy nhiên, bạn có thể phân tích kết quả của các giai đoạn Fitter để đánh giá thiết kế của mình trước khi chạy giai đoạn tiếp theo hoặc trước khi chạy một bản biên dịch đầy đủ. Để biết thêm thông tin về cách sử dụng các giai đoạn Fitter để kiểm soát chất lượng kết quả cho thiết kế của bạn, hãy tham khảo phần Chạy bộ lắp trong hướng dẫn sử dụng trình biên dịch: Phiên bản Quartus® Prime Pro.

Bạn có thể chỉ định một số cài đặt để hướng mức độ nỗ lực của Fitter cho những việc như đóng gói đăng ký, sao chép và hợp nhất đăng ký cũng như mức nỗ lực tổng thể. Để biết thêm thông tin về cài đặt Fitter, hãy xem các cuộc thảo luận trong phần tham khảo cài đặt Fitter trong hướng dẫn sử dụng trình biên dịch: Phiên bản Quartus® Prime Pro.

Fitter - Phiên bản tiêu chuẩn

Trong phần mềm Quartus® Prime Standard Edition, bạn có thể chỉ định một số cài đặt để chỉ đạo mức độ nỗ lực của Fitter như đóng gói đăng ký, sao chép và hợp nhất đăng ký cũng như mức độ nỗ lực tổng thể. Để có danh sách đầy đủ về Cài đặt lắp, hãy xem Trang trợ giúp cài đặt trình biên dịch

Để biết thêm thông tin về cài đặt Fitter, hãy xem thảo luận bên dưới

6. Phân tích thời gian

Tổng quan về Phân tích Thời gian

Bộ phân tích Thời gian xác định các mối quan hệ thời gian phải được đáp ứng để thiết kế hoạt động chính xác và kiểm tra thời gian đến so với thời gian cần thiết để xác minh thời gian.

Phân tích thời gian liên quan đến nhiều khái niệm cơ bản: cung không đồng bộ v. đồng bộ, thời gian đến và yêu cầu, yêu cầu thiết lập và giữ, v.v. Chúng được định nghĩa trong phần Phân tích Thời gian Các khái niệm Cơ bản của Hướng dẫn Sử dụng Phiên bản Tiêu chuẩn Quartus® Prime: Trình phân tích Thời gian.

Trình phân tích thời gian áp dụng các ràng buộc về thời gian của bạn và xác định độ trễ thời gian từ kết quả triển khai thiết kế của Fitter vào thiết bị đích.

Bộ phân tích thời gian phải hoạt động từ mô tả chính xác về các yêu cầu thời gian của bạn, được biểu thị dưới dạng các ràng buộc về thời gian. Phần Thiết kế ràng buộc của Hướng dẫn sử dụng Quartus® Prime Standard Edition: Trình phân tích thời gian mô tả cách các ràng buộc thời gian có thể được thêm vào tệp.sdc, để cả Fitter và Bộ phân tích Thời gian sử dụng.

Thời gian đóng cửa là một quá trình lặp đi lặp lại để tinh chỉnh các ràng buộc về thời gian; điều chỉnh các thông số để tổng hợp và Fitter, và quản lý các biến thể hạt giống.

Trình phân tích thời gian

Máy phân tích thời gian Quartus Prime

Trình phân tích thời gian trong phần mềm Quartus® Prime là một công cụ phân tích thời gian kiểu ASIC mạnh mẽ xác nhận hiệu suất thời gian của tất cả logic trong thiết kế của bạn bằng cách sử dụng phương pháp ràng buộc, phân tích và báo cáo tiêu chuẩn ngành. Trình phân tích Thời gian có thể được điều khiển từ giao diện người dùng đồ họa hoặc từ giao diện dòng lệnh để ràng buộc, phân tích và báo cáo kết quả cho tất cả các đường dẫn thời gian trong thiết kế của bạn.

Hướng dẫn sử dụng đầy đủ về Bộ phân tích thời gian có thể được tìm thấy trong phần Chạy Trình phân tích Thời gian của Hướng dẫn Sử dụng Quartus® Prime Standard Edition: Trình phân tích Thời gian.

Nếu bạn chưa quen với Phân tích Thời gian, hãy xem phần Luồng được đề xuất cho Người dùng Lần đầu trong Hướng dẫn Sử dụng Phiên bản Tiêu chuẩn Quartus® Prime: Trình phân tích Thời gian. Điều này mô tả toàn bộ quy trình thiết kế sử dụng các ràng buộc cơ bản.

Mô tả khóa đào tạo
Phân tích thời gian phần mềm Quartus® Prime Pro - Phần 1: Trình phân tích thời gian Bạn sẽ tìm hiểu các khía cạnh chính của GUI Trình phân tích thời gian trong phần mềm Quartus® Prime Pro v. 20.3 với trọng tâm là đánh giá các báo cáo thời gian.
Phân tích thời gian phần mềm Quartus® Prime Pro - Phần 2: Bộ sưu tập SDC Bạn sẽ tìm hiểu khái niệm về các bộ sưu tập ở định dạng Synopsys * Design Constraints (SDC) bằng cách sử dụng Trình phân tích thời gian trong phần mềm Quartus® Prime Pro v. 20.3.
Phân tích thời gian phần mềm Quartus® Prime Pro - Phần 3: Hạn chế về đồng hồ Bạn sẽ học cách tạo đồng hồ, đồng hồ được tạo, độ không chắc chắn của đồng hồ và nhóm đồng hồ bằng cách sử dụng định dạng Ràng buộc thiết kế Synopsys * (SDC) trong Trình phân tích thời gian trong phần mềm Quartus® Prime Pro v. 20.3.
Phân tích thời gian phần mềm Quartus® Prime Pro - Phần 4: Giao diện I / O Bạn sẽ tìm hiểu những điều cơ bản về hạn chế giao diện I/O bằng cách sử dụng định dạng Synopsys* Design Constraints (SDC) trong Timing Analyzer trong phần mềm Quartus® Prime Pro v. 20.3.
Phân tích thời gian phần mềm Quartus® Prime Pro - Phần 5: Ngoại lệ về thời gian Bạn sẽ tìm hiểu và cách áp dụng các ngoại lệ thời gian, đường dẫn sai, đường dẫn đa chu kỳ và độ trễ tối thiểu và tối đa bằng cách sử dụng định dạng Synopsys * Design Constraints (SDC) trong Trình phân tích Thời gian trong phần mềm Quartus® Prime Pro v. 20.3.
Phân tích thời gian: Bài giảng Bạn sẽ học cách hạn chế và phân tích thiết kế cho thời gian bằng cách sử dụng Bộ phân tích thời gian trong phần mềm Quartus® Prime Pro v. 22.1.
Phân tích thời gian: Phòng thí nghiệm thực hành hội thảo của ông là một phần tiếp theo của Altera FPGA Phân tích thời gian: Lớp bài giảng. Sẽ có một đánh giá ngắn gọn về các ràng buộc SDC đã học được trong lớp trước trước khi bắt đầu các phòng thí nghiệm.
Altera® FPGA Thời gian kết thúc: Bài giảng Lớp học này dạy các kỹ thuật được sử dụng bởi các chuyên gia thiết kế để chốt thời gian trên các thiết kế "đẩy phong bì" của hiệu suất.
Altera® FPGA Thời gian kết thúc: Phòng thí nghiệm thực hành Thời gian của bạn trong hội thảo này chủ yếu sẽ được dành để sử dụng Phần mềm Quartus® Prime để thực hành các kỹ thuật kết thúc định thời.
Thời gian kết thúc bằng cách sử dụng báo cáo tùy chỉnh TimeQuest Tìm hiểu cách sử dụng báo cáo Đề xuất Đóng cửa Thời gian Quartus® Prime trong Trình phân tích Thời gian để giúp bạn tìm ra các vấn đề có thể gây ra lỗi định thời.
Xem tất cả Hiện ít hơn

Thời gian đóng cửa

Nếu Bộ phân tích Thời gian xác định rằng các thông số kỹ thuật thời gian của bạn không được đáp ứng, thì thiết kế phải được tối ưu hóa cho thời gian cho đến khi sự khác biệt được đóng lại và các thông số kỹ thuật thời gian của bạn được đáp ứng.

Thời gian đóng cửa liên quan đến một số kỹ thuật có thể. Các kỹ thuật hiệu quả nhất sẽ thay đổi theo từng thiết kế. Chương Đóng và Tối ưu hóa Định thời trong Hướng dẫn Sử dụng Tối ưu hóa Thiết kế: Quartus Prime Pro Edition đưa ra rất nhiều lời khuyên thiết thực về quá trình đóng định thời.

Có một số khóa đào tạo bổ sung để giúp bạn hiểu cách đánh giá thiết kế của mình để có kỹ thuật kết thúc đúng thời điểm.

Thời lượng khóa đào tạoLoạikhóa học Số khóa học
Biên dịch gia tăng, dựa trên khối trong phần mềm Quartus® Prime Pro: Thời gian đóng &; Mẹo 22 phút Trực tuyến, Miễn phí OIBBC102
Đánh giá thiết kế để đóng cửa theo thời gian 42 phút Trực tuyến, Miễn phí ODSWTC02
Các phương pháp thiết kế HDL tốt nhất để đóng định thời gian 50 phút Trực tuyến, Miễn phí OHDL1130
Thời gian kết thúc bằng cách sử dụng báo cáo tùy chỉnh TimeQuest 21 phút Trực tuyến, Miễn phí OTIM1100
Altera® FPGA Thời gian kết thúc: Bài giảng 8 giờ Có giảng viên hướng dẫn IDSW145
Xem tất cả Hiện ít hơn

7. Tối ưu hóa thiết kế

Tổng quan về Tối ưu hóa Thiết kế

Phần mềm Quartus® Prime và Quartus® II bao gồm một loạt các tính năng để giúp bạn tối ưu hóa thiết kế của mình cho khu vực và thời gian. Phần này cung cấp các tài nguyên để giúp bạn với các kỹ thuật và công cụ tối ưu hóa thiết kế.

Phần mềm Quartus® Prime và Quartus® II cung cấp tối ưu hóa netlist tổng hợp vật lý để tối ưu hóa thiết kế hơn so với quy trình biên dịch tiêu chuẩn. Tổng hợp vật lý giúp cải thiện hiệu suất thiết kế của bạn, bất kể công cụ tổng hợp được sử dụng.

Tài liệu hỗ trợ tối ưu hóa

Mô tả tiêu đề
Tối ưu hóa diện tích và thời gian Phần hướng dẫn sử dụng này giải thích cách giảm mức sử dụng tài nguyên, giảm thời gian biên dịch và cải thiện hiệu suất thời gian khi thiết kế cho thiết bị Altera®.
Phân tích và tối ưu hóa sơ đồ mặt bằng thiết kế Phần hướng dẫn sử dụng này mô tả cách sử dụng Chip Planner để phân tích và tối ưu hóa sơ đồ mặt bằng cho các thiết kế của bạn. Chương này cũng giải thích cách sử dụng Vùng Khóa Logic để kiểm soát vị trí.
Quản lý thay đổi kỹ thuật với Công cụ lập kế hoạch chip Phần hướng dẫn sử dụng này mô tả cách sử dụng Công cụ lập kế hoạch chip để thực hiện các lệnh thay đổi kỹ thuật (ECO) cho các thiết bị được hỗ trợ.
Tối ưu hóa Netlist và Tổng hợp Vật lý Phần hướng dẫn sử dụng này giải thích cách tối ưu hóa netlist và tổng hợp vật lý trong phần mềm Quartus® Prime có thể sửa đổi netlist thiết kế của bạn và giúp cải thiện chất lượng kết quả của bạn.
Trung tâm tài nguyên biên dịch gia tăng Trang web trung tâm tài nguyên này trình bày cách bạn có thể sử dụng biên dịch gia tăng để giảm thời gian biên dịch và duy trì kết quả trong quá trình tối ưu hóa.
Xem tất cả Hiện ít hơn

Các khóa đào tạo tối ưu hóa thiết kế

Loạithời lượng khóa họcSố khóa học
Sử dụng Phần mềm Quartus® Prime Pro: Công cụ lập kế hoạch chip 29 phút Trực tuyến, Miễn phí OPROCHIPPLAN
Sử dụng Design Space Explorer 22 phút Trực tuyến, Miễn phí ODSE
Kết thúc Định thời bằng Trình phân tích Thời gian Báo cáo Tùy chỉnh 21 phút Trực tuyến, Miễn phí OTIM1100
Các phương pháp thiết kế tốt nhất để đóng định thời 50 phút Trực tuyến, Miễn phí OHDL1130
Xem tất cả Hiện ít hơn

Công cụ tối ưu hóa thiết kế

Phần mềm Quartus® Prime cung cấp các công cụ trình bày thiết kế của bạn theo những cách trực quan. Những công cụ này cho phép bạn chẩn đoán bất kỳ khu vực có vấn đề nào trong thiết kế của bạn, về mặt thiếu hiệu quả logic hoặc vật lý.

  • Bạn có thể sử dụng Netlist Viewer để xem biểu diễn sơ đồ thiết kế của bạn ở một số giai đoạn trong quá trình thực hiện: trước khi tổng hợp, sau khi tổng hợp và sau địa điểm và tuyến đường. Điều này cho phép bạn xác nhận ý định thiết kế của mình ở từng giai đoạn.
  • Công cụ lập kế hoạch phân vùng thiết kế giúp bạn trực quan hóa và sửa đổi sơ đồ phân vùng của thiết kế bằng cách hiển thị thông tin thời gian, mật độ kết nối tương đối và vị trí vật lý của các phân vùng. Bạn có thể định vị phân vùng trong các trình xem khác hoặc sửa đổi hoặc xóa phân vùng.
  • Với Công cụ lập kế hoạch chip, bạn có thể thực hiện phân công sơ đồ tầng, thực hiện phân tích điện năng và trực quan hóa các đường dẫn quan trọng và tắc nghẽn định tuyến. Công cụ lập kế hoạch phân vùng thiết kế và Công cụ lập kế hoạch chip cho phép bạn phân vùng và bố trí thiết kế của mình ở mức cao hơn.
  • Design Space Explorer II (DSE) tự động hóa việc tìm kiếm các cài đặt mang lại kết quả tốt nhất trong bất kỳ thiết kế riêng lẻ nào. DSE khám phá không gian thiết kế của thiết kế của bạn, áp dụng các kỹ thuật tối ưu hóa khác nhau và phân tích kết quả để giúp bạn khám phá các cài đặt tốt nhất cho thiết kế của mình.

Sử dụng các công cụ này có thể giúp bạn tối ưu hóa việc triển khai thiết bị.

Người xem danh sách mạng

Trình xem netlist phần mềm Quartus® Prime cung cấp những cách mạnh mẽ để xem thiết kế của bạn ở các giai đoạn khác nhau. Có thể thăm dò chéo với các chế độ xem thiết kế khác: bạn có thể chọn một mục và đánh dấu nó trong cửa sổ Chip Planner và Design File Viewer.

  • Trình xem RTL hiển thị logic và các kết nối được suy ra bởi bộ tổng hợp, sau khi xây dựng hệ thống phân cấp và các khối logic chính. Bạn có thể sử dụng Trình xem RTL để kiểm tra thiết kế của mình một cách trực quan trước khi mô phỏng hoặc các quy trình xác minh khác.
  • Trình xem bản đồ công nghệ (Post-Mapping) có thể giúp bạn xác định vị trí các nút trong danh sách mạng của mình sau khi tổng hợp nhưng trước địa điểm và tuyến đường.
  • Trình xem bản đồ công nghệ (Post-Fitting) hiển thị danh sách mạng sau địa điểm và tuyến đường. Điều này có thể khác với danh sách mạng sau lập bản đồ vì người lắp ráp có thể thực hiện tối ưu hóa để đáp ứng các ràng buộc trong quá trình tối ưu hóa vật lý.

Trình xem RTL hiển thị logic được suy ra bởi công cụ Tổng hợp sau khi xây dựng hệ thống phân cấp và các khối chức năng chính.

Trình xem Bản đồ Công nghệ hiển thị logic sau khi tổng hợp ("chế độ xem bản đồ bài đăng") hoặc sau khi sắp xếp vị trí và định tuyến ("chế độ xem phù hợp với bài đăng").

Netlist và Finite State Machine Viewer

Xem phần trình diễn của phần mềm Quartus® Netlist Viewer và Finite State Machine Viewer trong các video dưới đây.

Quartus® Prime Netlist Viewers: Công cụ giúp phân tích và gỡ lỗi thiết kế của bạn (phần 1)

Quartus® Prime RTL Viewer và State Machine Viewer cung cấp những cách hiệu quả để xem kết quả tổng hợp ban đầu và được ánh xạ đầy đủ của bạn trong quá trình gỡ lỗi, tối ưu hóa và nhập ràng buộc.

Quartus® Prime Netlist Viewers: Công cụ giúp phân tích và gỡ lỗi thiết kế của bạn (phần 2)

Quartus® Prime RTL Viewer và State Machine Viewer cung cấp những cách hiệu quả để xem kết quả tổng hợp ban đầu và được ánh xạ đầy đủ của bạn trong quá trình gỡ lỗi, tối ưu hóa và nhập ràng buộc.

Tài nguyên dành cho người xem Netlist

Mô tả tài nguyên
Tối ưu hóa Design Netlist Một phần trong hướng dẫn sử dụng phiên bản tiêu chuẩn Quartus® Prime: Tối ưu hóa thiết kế, bao gồm việc sử dụng Netlist Viewers.
Xem tất cả Hiện ít hơn

Công cụ lập kế hoạch chip

Phân tích sơ đồ mặt bằng thiết kế giúp chốt thời gian và đảm bảo hiệu suất tối ưu trong các thiết kế rất phức tạp. Công cụ lập kế hoạch chip trong phần mềm Quartus® Prime giúp bạn chốt thời gian nhanh chóng cho các thiết kế của mình. Bạn có thể sử dụng Công cụ lập kế hoạch chip cùng với Vùng khóa logic để biên dịch thiết kế theo thứ bậc và hỗ trợ lập kế hoạch sàn. Ngoài ra, sử dụng phân vùng để duy trì vị trí và định tuyến kết quả từ các lần chạy biên dịch riêng lẻ.

Bạn có thể thực hiện phân tích thiết kế cũng như tạo và tối ưu hóa sơ đồ mặt bằng thiết kế với Chip Planner. Để thực hiện phân công I/O, hãy sử dụng Công cụ lập kế hoạch Ghim.

Tài nguyên của Chip Planner.

Mô tả loại tài nguyên
Phân tích và tối ưu hóa sơ đồ mặt bằng thiết kế Hướng dẫn sử dụng Tối ưu hóa Thiết kế: Chương Quartus® Prime Pro Edition Tài liệu chính cho sơ đồ tầng thiết kế và Công cụ lập kế hoạch chip.
Video hướng dẫn Chip Planner (Phần 1/2) E2E Video Hướng dẫn Công cụ lập kế hoạch chip: Đường dẫn thời gian tham chiếu chéo, Fan-in, Phân xuất, Độ trễ định tuyến và Vùng đồng hồ.
Video hướng dẫn Chip Planner (Phần 2/2) E2E Video Hướng dẫn Công cụ lập kế hoạch chip: Sử dụng định tuyến, Tìm kiếm phần tử thiết kế và Vùng khóa logic.
Thực hiện thay đổi ECO bằng cách sử dụng Công cụ lập kế hoạch chip FPGA Quartus và trình chỉnh sửa thuộc tính tài nguyên (Phần 1/3) E2E Video Thực hiện các thay đổi thứ tự thay đổi kỹ thuật nhỏ, trễ (ECO) bằng cách sử dụng Công cụ lập kế hoạch chip.
Thực hiện thay đổi ECO bằng cách sử dụng FPGA Quartus Chip Planner và trình chỉnh sửa tài nguyên (Phần 2/3) E2E Video Thực hiện các thay đổi ECO nhỏ, trễ bằng cách sử dụng Công cụ lập kế hoạch chip.
Thực hiện thay đổi ECO bằng cách sử dụng Công cụ lập kế hoạch chip FPGA Quartus và trình chỉnh sửa thuộc tính tài nguyên (Phần 3/3) E2E Video Thực hiện các thay đổi ECO nhỏ, trễ bằng cách sử dụng Công cụ lập kế hoạch chip.
Cách theo dõi định tuyến cục bộ của xung nhịp phục hồi CDR từ kênh thu phát đến chân I / O bằng cách sử dụng bộ phân tích thời gian và Công cụ lập kế hoạch chip E2E Video Một ví dụ về cách sử dụng Công cụ lập kế hoạch chip với bộ phân tích thời gian.
Xem tất cả Hiện ít hơn

Thiết kế Space Explorer II

Design Space Explorer II (DSE) cho phép bạn khám phá nhiều tham số có sẵn để biên dịch thiết kế.

Bạn có thể sử dụng DSE để quản lý nhiều tập hợp với các tham số khác nhau để tìm ra sự kết hợp tốt nhất của các tham số cho phép bạn đạt được thời gian đóng.

Tài nguyên Design Space Explorer II.

Mô tả tài nguyên
Tối ưu hóa với Design Space Explorer II Hướng dẫn sử dụng Bắt đầu: Quartus® Prime Pro Edition.
Ví dụ thiết kế Design Space Explorer (DSE) Một ví dụ về khám phá không gian thiết kế.
Sử dụng Design Space Explorer (ODSE) Đào tạo trực tuyến miễn phí, 21 phút.
Xem tất cả Hiện ít hơn

8. Gỡ lỗi trên chip

Khi FPGAs tăng hiệu suất, kích thước và độ phức tạp, quá trình xác minh có thể trở thành một phần quan trọng của chu trình thiết kế FPGA. Để giảm bớt sự phức tạp của quá trình xác minh, Altera cung cấp một danh mục các công cụ gỡ lỗi trên chip. Các công cụ gỡ lỗi trên chip cho phép nắm bắt thời gian thực các nút nội bộ trong thiết kế của bạn để giúp bạn xác minh thiết kế của mình một cách nhanh chóng mà không cần sử dụng thiết bị bên ngoài, chẳng hạn như bộ phân tích logic băng ghế dự bị hoặc bộ phân tích giao thức. Điều này có thể làm giảm bớt số lượng chân cần thiết cho việc thăm dò tín hiệu cấp bo mạch. Để biết hướng dẫn về tất cả các công cụ trong danh mục gỡ lỗi, hãy tham khảo phần Công cụ gỡ lỗi hệ thống trong Hướng dẫn sử dụng Công cụ gỡ lỗi: Quartus® Prime Pro Edition.

Mô tả tài nguyên
Bảng điều khiển hệ thống Phân tích và gỡ lỗi thiết kế với Bảng điều khiển hệ thống.

Cyclone® Hướng dẫn sử dụng Bộ thu phát PHY 10 GX

Arria® 10 Hướng dẫn sử dụng Bộ thu phát PHY

 Bộ công cụ PHY gốc của bộ thu phát.
Bộ phân tích logic Signal Tap Gỡ lỗi thiết kế với Signal Tap Logic Analyzer.
Đầu dò tín hiệu Tính năng định tuyến gia tăng Signal Probe giúp giảm quy trình xác minh phần cứng và thời gian đưa ra thị trường cho các thiết kế chip hệ thống trên chip lập trình (SOPC).
Giao diện phân tích logic Gỡ lỗi trong hệ thống bằng bộ phân tích logic bên ngoài.
Đầu dò và nguồn trong hệ thống Ổ đĩa và các giá trị logic mẫu bằng JTAG.
Trình chỉnh sửa nội dung bộ nhớ trong hệ thống Trình chỉnh sửa nội dung bộ nhớ trong hệ thống Quartus® Prime (ISMCE) cho phép xem và cập nhật bộ nhớ và hằng số trong thời gian chạy thông qua giao diện JTAG.
Giao diện JTAG ảo IP FPGA Altera này cho phép bạn xây dựng chuỗi quét JTAG của riêng mình bằng cách hiển thị tất cả các tín hiệu điều khiển JTAG và định cấu hình Thanh ghi hướng dẫn JTAG (IR) và Thanh ghi dữ liệu JTAG (DR).

Gỡ lỗi bộ nhớ ngoài được hỗ trợ bởi Extermal Memory Interface Toolkit, được trình bày chi tiết trong Trung tâm hỗ trợ giao diện bộ nhớ ngoài.

Bộ công cụ thu phát cung cấp nhiều phương tiện để xác minh chất lượng và hiệu suất tín hiệu thu phát. Để biết thêm thông tin về bộ công cụ này, hãy xem trang sản phẩm Bộ công cụ Thu phát.
Xem tất cả Hiện ít hơn

Ví dụ thiết kế gỡ lỗi trên chip

Dưới đây là một số ví dụ để giúp bạn tận dụng các tính năng có sẵn cho các tình huống gỡ lỗi phổ biến.

Gỡ lỗi trên chip - Các khóa đào tạo

Loạithời lượng khóa họcSố khóa học
Trình phân tích logic SignalTap II: Giới thiệu &; Bắt đầu 47 phút Trực tuyến, Miễn phí ODSW1164
Trình phân tích logic SignalTap II: Các điều kiện và cấu hình kích hoạt cơ bản 35 phút Trực tuyến, Miễn phí ODSW1171
Signal Tap Logic Analyzer: Kích hoạt, biên dịch và lập trình dựa trên trạng thái 37 phút Trực tuyến, Miễn phí ODSW1172
Trình phân tích logic SignalTap II: Thu thập dữ liệu và các tính năng bổ sung 35 phút Trực tuyến, Miễn phí ODSW1173
Altera® FPGA Công cụ gỡ lỗi 8 giờ Có giảng viên hướng dẫn IDSW135
Gỡ lỗi tính toàn vẹn của chuỗi JTAG 26 phút Trực tuyến, Miễn phí ODJTAG1110
Gỡ lỗi trên chip của giao diện bộ nhớ IP trong Arria® 10 thiết bị 30 phút Trực tuyến, Miễn phí OMEM1124
Bảng điều khiển hệ thống 29 phút Trực tuyến, Miễn phí OEMB1117
Thiết kế hệ thống nâng cao sử dụng Platform Designer: Xác minh hệ thống với Bảng điều khiển hệ thống 26 phút Trực tuyến, Miễn phí OAQSYSSYSCON
Xem tất cả Hiện ít hơn

Gỡ lỗi trên chip - các tài nguyên khác

Mô tả tài nguyên
Hướng dẫn sử dụng Lõi IP JTAG FPGA ảo (PDF) Lõi IP FPGA JTAG ảo cung cấp quyền truy cập vào nguồn PLD thông qua giao diện JTAG.
AN 323: Sử dụng bộ phân tích logic nhúng SignalTap II trong hệ thống SOPC Builder (PDF) Sử dụng SignalTap để theo dõi các tín hiệu nằm bên trong mô-đun hệ thống do Trình thiết kế nền tảng tạo ra.
AN 446: Gỡ lỗi hệ thống Nios® II bằng Trình phân tích logic SignalTap II (PDF) Ghi chú ứng dụng này kiểm tra việc sử dụng trình cắm Nios® II trong bộ phân tích logic Signal Tap và trình bày các khả năng, tùy chọn cấu hình và chế độ sử dụng cho trình cắm.
AN 799: Gỡ lỗi thiết kế nhanh Arria® 10 bằng đầu dò tín hiệu và biên dịch lại nhanh (PDF) Ghi chú ứng dụng này giới thiệu kỹ thuật gỡ lỗi giúp dễ dàng truy cập vào tín hiệu thiết bị nội bộ mà không ảnh hưởng đến thiết kế.
Xem tất cả Hiện ít hơn

Chủ đề nâng cao

Chu trình thiết kế theo khối

Phần mềm thiết kế Quartus® Prime Pro Edition cung cấp các luồng thiết kế theo khối. Có hai loại - quy trình biên dịch gia tăng theo khối và quy trình tái sử dụng khối thiết kế, cho phép nhóm phát triển đa dạng về mặt địa lý của bạn cộng tác trên một thiết kế.

Biên dịch gia tăng dựa trên khối là việc bảo toàn hoặc làm trống phân vùng trong một dự án. Điều này hoạt động với các phân vùng lõi và không yêu cầu thêm tệp hoặc sơ đồ tầng. Phân vùng có thể được làm trống, bảo toàn ở các ảnh chụp nhanh nguồn, tổng hợp và cuối cùng.

Quy trình Tái sử dụng Khối Thiết kế cho phép bạn tái sử dụng khối thiết kế trong một dự án khác bằng cách tạo, bảo toàn và xuất phân vùng. Với tính năng này, bạn có thể mong đợi một bàn tay sạch sẽ các mô-đun đóng thời gian giữa các nhóm khác nhau.

Tài nguyên thiết kế theo khối

Biên dịch lại nhanh chóng

Rapid Recompile cho phép tái sử dụng các kết quả tổng hợp và lắp ráp trước đó khi có thể, và không xử lý lại các khối thiết kế không thay đổi. Rapid Recompile có thể giảm tổng thời gian biên dịch sau khi thực hiện các thay đổi thiết kế nhỏ. Rapid Recompile hỗ trợ các thay đổi ECO chức năng dựa trên HDL và cho phép bạn giảm thời gian biên dịch trong khi vẫn duy trì hiệu suất của logic không thay đổi.

Rapid Recompile - Tài nguyên hỗ trợ

Mô tả tài nguyên
Chạy Rapid Recompile Phần Rapid Recompile trong tập 2 của Sổ tay Quartus® Prime Pro Edition.
AN 799: Gỡ lỗi thiết kế nhanh Arria® 10 bằng đầu dò tín hiệu và biên dịch lại nhanh (PDF) Ghi chú ứng dụng cho thấy cách Rapid Recompile giảm thời gian biên dịch cho những thay đổi nhỏ.
Xem tất cả Hiện ít hơn

Cấu hình lại một phần

Cấu hình lại một phần (PR) cho phép bạn cấu hình lại một phần của FPGA động trong khi thiết kế FPGA còn lại vẫn tiếp tục hoạt động.

Bạn có thể tạo nhiều personas cho một khu vực trên thiết bị của mình và định cấu hình lại khu vực đó mà không ảnh hưởng đến hoạt động ở các khu vực bên ngoài tính cách đó.

Để biết thêm thông tin về Cấu hình lại một phần, hãy xem trang Cấu hình lại một phần.

Kịch bản

Phần mềm Quartus® Prime và Quartus® II bao gồm hỗ trợ kịch bản toàn diện cho các luồng thiết kế tập lệnh ngôn ngữ lệnh (Tcl) dòng lệnh và công cụ. Các tệp thực thi riêng biệt cho từng giai đoạn của quy trình thiết kế phần mềm, chẳng hạn như tổng hợp, lắp ráp và phân tích thời gian, bao gồm các tùy chọn để tạo các cài đặt chung và thực hiện các tác vụ phổ biến. Giao diện lập trình ứng dụng kịch bản Tcl (API) bao gồm các lệnh bao gồm chức năng cơ bản đến nâng cao.

Kịch bản dòng lệnh

Bạn có thể sử dụng các tệp thực thi dòng lệnh phần mềm Quartus® Prime hoặc Quartus® II trong các tệp hàng loạt, tập lệnh shell, makefiles và các tập lệnh khác. Ví dụ: sử dụng lệnh sau để biên dịch một dự án hiện có:

$ quartus_sh --biên dịch dòng chảy

Tập lệnh Tcl

Sử dụng API Tcl cho bất kỳ tác vụ nào sau đây:

  • Tạo và quản lý dự án
  • Làm bài tập
  • Thiết kế biên soạn
  • Trích xuất dữ liệu báo cáo
  • Thực hiện phân tích thời gian

Bạn có thể bắt đầu với một số ví dụ trong trang web ví dụ về phần mềm Quartus® II Tcl. Một số tài nguyên khác được liệt kê dưới đây.

Tài nguyên kịch bản

Mô tả tài nguyên
Hướng dẫn tham khảo kịch bản Quartus® II Bao gồm cả tệp thực thi dòng lệnh phần mềm Quartus® và các gói Tcl và lệnh từ bên trong vỏ phần mềm Quartus®.
Hướng dẫn tham khảo tệp cài đặt Quartus® Prime Standard Edition Bao gồm các cài đặt tham số được tìm thấy trong Tệp cài đặt phần mềm Quartus® (.qsf).
Kịch bản dòng lệnh Một phần của Hướng dẫn sử dụng Quartus Prime Standard Edition.
Ví dụ về Quartus® II Tcl Một trang web với một số ví dụ tập lệnh Tcl hữu ích.
Kịch bản dòng lệnh (ODSW1197) Đào tạo trực tuyến trình bày khả năng viết kịch bản dòng lệnh trong phần mềm Quartus® (30 phút).
Giới thiệu về Tcl (ODSW1180) Giới thiệu về cú pháp tập lệnh Tcl.
Phần mềm Quartus® Prime Tcl Scripting Khóa học này trình bày các khả năng viết kịch bản Tcl trong phần mềm Quartus® Prime. Nó bao gồm các gói Tcl phần mềm Quartus Prime thường được sử dụng và bốn cách sử dụng phổ biến của tập lệnh Tcl trong quy trình biên dịch, với các ví dụ.
Xem tất cả Hiện ít hơn

OpenCL và logo OpenCL là thương hiệu của Apple Inc. được sử dụng với sự cho phép của Khronos.

Đường liên kết có liên quan

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.