Trung tâm hỗ trợ IP Giao diện kỹ thuật số nối tiếp II

Trang này được sắp xếp thành các danh mục phù hợp với quy trình thiết kế hệ thống Giao diện Kỹ thuật số Nối tiếp II.

Đảm bảo bật tùy chọn "Đầu ra lỗi CRC" trong Trình chỉnh sửa thông số IP FPGA SDI II cho các giá trị CRC chính xác (không áp dụng cho SD-SDI).

Bạn có thể tham khảo Hướng dẫn Sử dụng SDI II FPGA IP, mục 5.3.1. Chèn Dòng để chèn dòng chính xác.

Bạn có thể tham khảo Hướng dẫn Sử dụng Ví dụ Thiết kế SDI II Stratix® 10 FPGA IP, mục 1.5.1. Nguyên tắc kết nối và cài đặt về cách hiển thị định dạng video NTSC và PAL một cách chính xác.

Đảm bảo tần số tín hiệu đồng hồ được kết nối với tần số xung nhịp trên bo mạch chính xác. Ví dụ: nếu tín hiệu xung nhịp reflck SDI Tx PLL được định cấu hình thành 148,5 MHz, thì hãy sử dụng chip xung nhịp 148,5 MHz để kết nối với tín hiệu khúc xạ SDI Tx PLL.

Đối với thiết kế ví dụ vòng lặp nối tiếp, khách hàng có thể xem tất cả độ phân giải video được hỗ trợ trong tệp .tcl tại thư mục này <thư mục thiết kế ví dụ>\hwtest\tpg_ctrl.tcl. Đối với thiết kế ví dụ vòng lặp song song, tệp .tcl này không khả dụng, nhưng khách hàng vẫn có thể truy cập tất cả độ phân giải video được hỗ trợ trong thông số kỹ thuật SMPTE.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.