Tài nguyên hỗ trợ tối ưu hóa
Tối ưu hóa thiết kế có thể giúp bạn cải thiện hiệu suất để giảm mức sử dụng tài nguyên, thời gian đóng và giảm thời gian biên dịch. Tài nguyên hỗ trợ tối ưu hóa thiết kế, tổng hợp vật lý và Design Space Explorer (DSE).
Intel® Quartus® Prime bao gồm một loạt các tính năng để giúp bạn tối ưu hóa thiết kế của mình cho khu vực và thời gian.
- Tối ưu hóa netlist tổng hợp vật lý để tối ưu hóa thiết kế hơn so với quy trình biên dịch tiêu chuẩn. Tổng hợp vật lý giúp cải thiện hiệu suất thiết kế của bạn, bất kể công cụ tổng hợp được sử dụng.
- DSE tự động hóa việc tìm kiếm các cài đặt mang lại kết quả tốt nhất trong bất kỳ thiết kế riêng nào. DSE khám phá không gian thiết kế của thiết kế của bạn, áp dụng các kỹ thuật tối ưu hóa khác nhau và phân tích kết quả để giúp bạn khám phá các cài đặt tốt nhất cho thiết kế của mình.
- Khả năng tối ưu hóa gia tăng trong phần mềm Intel® Quartus® Prime Design Software Pro cung cấp phương pháp luận nhanh để hội tụ để đăng xuất thiết kế.
Bảng 1. Tài liệu hỗ trợ tối ưu hóa
| Mô tả Chương Tiêu đề Hướng dẫn | Sử | dụng |
|---|---|---|
| Hướng dẫn sử dụng Intel® Quartus® Prime phiên bản Pro | Tối ưu hóa vùng | Chương này mô tả các kỹ thuật để giảm mức sử dụng tài nguyên khi thiết kế cho các thiết bị Intel®. |
| Thời gian đóng và tối ưu hóa |
Chương này mô tả các kỹ thuật để cải thiện hiệu suất thời gian khi thiết kế cho Intel FPGA thiết bị. | |
| Phân tích và tối ưu hóa Kế hoạch sàn thiết kế |
Xác định bố cục (vị trí) của các yếu tố thiết kế của bạn vào tài nguyên vật lý trên FPGA được gọi là quy hoạch sàn. | |
| GUI Bộ lập kế hoạch Chip | GUI Chip Planner giúp bạn hình dung và sửa đổi việc sử dụng tài nguyên thiết bị cho thiết kế của mình. Khi bạn phóng to, mức độ trừu tượng sẽ giảm, tiết lộ thêm chi tiết về thiết kế của bạn. | |
| Tối ưu hóa netlist và tổng hợp vật lý | Phần mềm Intel® Quartus® Prime cung cấp tối ưu hóa netlist trong quá trình tổng hợp và tối ưu hóa tổng hợp vật lý trong quá trình phù hợp, có thể cải thiện hiệu suất thiết kế của bạn. |
Bảng 2. Tài nguyên hỗ trợ tối ưu hóa
Trung tâm tài nguyên |
Mô tả |
|---|---|
Theo hướng dẫn mã hóa được đề xuất có thể là một cách mạnh mẽ để có được kết quả chất lượng tốt. Tham khảo phần Nguyên tắc Thiết kế và Mã hóa trong Trung tâm Tài nguyên Người xem Netlist và Tổng hợp để biết thêm thông tin. |
|
Bạn có thể sử dụng biên dịch gia tăng để giảm thời gian biên dịch và duy trì kết quả trong quá trình tối ưu hóa. |
Bảng 3. Các khóa đào tạo và trình diễn hỗ trợ tối ưu hóa
Tiêu đề khóa học |
Mô tả khóa học |
|---|---|
| Người mới bắt đầu Intel® FPGA thiết kế | Kế hoạch học tập này sẽ giới thiệu cho bạn những kiến thức cơ bản về FPGAs lịch sử, cấu trúc và nơi chúng phù hợp với ngành điện tử. Nó cũng sẽ cung cấp cho bạn kiến thức để hoàn thành thiết kế đầu FPGA của bạn. |
Sử dụng Intel® Quartus® mềm Prime Pro: Trình lập kế hoạch chip |
Tìm hiểu về các tác vụ, lớp và chế độ xem của trình lập kế hoạch chip, cũng như cách thực hiện phân tích thiết kế với trình lập kế hoạch chip. Xem cách xem các đường dẫn quan trọng và ước tính thời gian vật lý. Bạn cũng sẽ tìm hiểu cách sử dụng trình lập kế hoạch chip để thực hiện phân tích điện năng và xem tắc nghẽn định tuyến. Bạn cũng sẽ tìm hiểu cách thực hiện EC và làm việc với các bài tập theo kế hoạch sàn. |
Đóng thời gian bằng cách sử dụng Tư vấn Quartus II và T khám phá không gian thiết kế |
Tìm hiểu cách sử dụng trình điều Intel® Quartus® Prime Pro Design Space Explorer II (DSE) để hỗ trợ biên dịch từ xa và song song. |
| Tìm hiểu cách giải quyết các vấn đề về thời gian đóng cửa với các kỹ thuật thiết kế HDL. |
Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.