CPLD MAX® V
CPLD MAX® V cung cấp cấu trúc độc đáo, không biến động, mang lại năng lượng thấp và các tính năng trên chip.
Xem thêm: Phần mềm Thiết kế FPGA, Cửa hàng Thiết kế, Tải về, Cộng đồng, và Hỗ trợ
CPLD MAX® V
Tính năng và Lợi ích Khách hàng
Tối ưu hóa Chi phí
Được sản xuất bằng quy trình fab 0,18-µm trưởng thành, tuổi thọ cao, chi phí thấp kết hợp với công nghệ đóng gói chi phí thấp hiện đại nhất.
Điện năng Thấp
Tổng điện năng thấp hơn đến 50% so với các CPLD cạnh tranh có mật độ tương đương, tạo ra ít nhiệt hơn và tiết kiệm pin.
Mạch dao động Bên trong
Thay thế thiết bị đo thời gian rời gắn ngoài để sử dụng như một nguồn định thời đơn giản, tiết kiệm chi phí BOM.
Bật nguồn và Khởi động lại Nhanh chóng
Bật nguồn và khởi động lại nhanh chóng (500 µs hoặc ít hơn), lý tưởng cho việc quản lý nguồn điện, thiết lập trình tự nguồn điện và giám sát các thiết bị khác trên PCB.
Khả năng lập trình trong Hệ thống Thời gian thực (ISP)
Cho phép bạn cập nhật hình ảnh cấu hình thứ hai trong khi CPLD đang hoạt động.
Khả năng I/O
I/O tuân thủ hot-socket và hỗ trợ các chuẩn giao diện đầu ra LVTTL, LVCMOS, PCITM và LVDS, cùng các tùy chọn thân thiện với bus khác (ví dụ: kích hoạt đầu ra trên mỗi chân, mạch Schmitt trigger, điều khiển tốc độ quay và các chuẩn khác).
Bao bì Xanh
Tất cả các gói đều có sẵn trong các biến thể tuân thủ sự hạn chế các chất độc hại (RoHS), đáp ứng các yêu cầu "ít halogen" theo tài liệu JEDEC JED 709 (dự thảo). Các gói được chọn có sẵn trong các biến thể chứa chì.
Bộ nạp flash song song
Khối JTAG trên chip có thể định cấu hình các thiết bị không tuân thủ JTAG gắn ngoài, chẳng hạn như các thiết bị bộ nhớ flash rời, sử dụng Siêu chức năng IP của Bộ nạp Flash Song song.
Cấu trúc
Tận dụng sự thành công của kiến trúc MAX® II, thiết bị MAX® V kết hợp các đặc tính CPLD bật ngay, không khả biến với các tính năng nâng cao thường có trong FPGA, bộ nhớ trên chip và mạch dao động bên trong.
Được thiết kế dành cho Chi phí Thấp
CPLD MAX® V được xây dựng bằng quy trình fab chi phí thấp kết hợp với các gói phổ biến, chi phí thấp chọn lọc. Việc sắp xếp miếng đệm I/O so le, giới hạn theo miếng đệm dẫn đến kích thước khuôn nhỏ cũng như chi phí mỗi chân I/O thấp.
Kiến trúc MAX® V
Kiến trúc CPLD MAX® V đột phá (Hình 1) bao gồm một mảng các phần tử logic (LE được nhóm trong các khối mảng logic (LAB)), tài nguyên bộ nhớ (flash không khả biến và RAM LE), tín hiệu toàn cầu (đồng hồ hoặc tín hiệu điều khiển) và một lượng lớn I/O người dùng. Kết nối MultiTrack được thiết kế để tối đa hóa hiệu suất và tối thiểu hóa điện năng bằng cách sử dụng kết nối trực tiếp, hiệu quả nhất từ đầu vào đến logic đến đầu ra. Tìm thêm chi tiết về kiến trúc MAX® V trong Bảng Dữ liệu Dòng Thiết bị MAX® V (PDF).
Được thiết kế Kết hợp với Phần mềm Quartus Prime
Để giản lược quá trình tối ưu hóa thiết kế, các thuật toán điều chỉnh kiến trúc CPLD MAX® V và phần mềm Quartus® Prime đã được tinh chỉnh kết hợp nhằm tối ưu hóa hiệu suất tPD, tCO, tSU và fMAX với các chân bị khóa. Khi chức năng thiết kế thay đổi, phần mềm Quartus Prime nâng cao khả năng đáp ứng hoặc vượt ngoài các yêu cầu hiệu suất bằng hoạt động phân công chân bị khóa và quy trình biên dịch nút nhấn. Tất cả CPLD MAX® V đều được hỗ trợ bởi phần mềm Quartus® Prime Lite Edition miễn phí.
Tính linh hoạt Điện áp I/O
Kiến trúc CPLD MAX® V hỗ trợ chức năng I/O MultiVolt, cho phép các nhóm I/O khác nhau hoạt động với các điện áp I/O khác nhau để kết nối liền mạch với các thiết bị khác. Lõi thiết bị được cấp nguồn bởi một nguồn gắn ngoài 1.8-V duy nhất (VCCINT), cung cấp chức năng CPLD với điện năng động và điện năng dự phòng thấp.
Các sản phẩm mật độ nhỏ hơn có hai nhóm I/O, trong khi các sản phẩm mật độ lớn hơn có bốn nhóm I/O. Mỗi nhóm có thể được cung cấp điện áp tham chiếu VCCIO độc lập.
Tài nguyên khác
Khám phá thêm nội dung liên quan đến các thiết bị FPGA Altera® như bo mạch phát triển, tài sản trí tuệ, hỗ trợ và nhiều thông tin khác.
Tài nguyên hỗ trợ
Trung tâm tài nguyên dành cho các tùy chọn đào tạo, tài liệu, tải xuống, công cụ và hỗ trợ.
Bo mạch phát triển
Bắt đầu với FPGA của chúng tôi và tăng tốc thời gian tiếp thị của bạn với phần cứng và thiết kế được Altera xác thực.
Tài sản trí tuệ
Rút ngắn chu trình thiết kế của bạn với danh mục đa dạng các lõi IP được Altera xác thực và các thiết kế tham khảo.
Phần mềm thiết kế FPGA
Khám phá Phần mềm Quartus Prime và bộ công cụ nâng cao năng suất của chúng tôi để giúp bạn nhanh chóng hoàn thành các thiết kế phần cứng và phần mềm của mình.
Liên hệ với nhân viên kinh doanh
Hãy liên hệ với nhân viên kinh doanh để trao đổi các nhu cầu về thiết kế và tăng tốc sản phẩm FPGA Altera® của bạn.
Địa điểm bán
Liên hệ Nhà phân phối được ủy quyền của Altera® ngay hôm nay.