IP Cứng của PCIe GTS
Agilex™ 5 FPGAs và SoC FPGAs là những thiết kế nguyên khối với bộ thu phát tốc độ cao (GTS) tích hợp và IP bộ điều khiển PCIe cứng hỗ trợ cấu hình lên đến PCIe 4.0 x8 cho các chế độ bỏ qua Cổng gốc (RP), Điểm cuối (EP) và Lớp giao dịch (TL).
Agilex™ 3 FPGAs và SoC FPGAs là những thiết kế nguyên khối với bộ thu phát tốc độ cao (GTS) tích hợp và IP bộ điều khiển PCIe cứng hỗ trợ cấu hình lên đến PCIe 3.0 x4 cho chế độ Cổng gốc và Điểm cuối.
GTS PCIe Hard IP cho PCI Express* đơn giản hóa đáng kể việc tích hợp thiết kế cho một loạt các ứng dụng
- Các khối IP cứng làm giảm nguồn lực logic, cho phép tích hợp logic người dùng cao hơn
- Các khối IP cứng (ngăn xếp giao thức hoàn chỉnh)
- Lớp giao dịch / Lớp liên kết dữ liệu / Lớp PHY (MAC), và PHY (PCS và PMA)
- SR-IOV (4 PF, 256 VF) cho phép nhiều ứng dụng trên một máy chủ duy nhất - giảm Tổng Chi phí Sở hữu (TCO)
- Đóng thời gian nhanh hơn làm giảm chu kỳ thiết kế thời gian tiếp cận thị trường
- Bộ công cụ thiết kế dễ sử dụng (DTK) để thử nghiệm chẩn đoán và gỡ lỗi thiết kế PCIe
- Ngăn xếp giao thức đầy đủ, bao gồm Giao dịch, Liên kết dữ liệu và Lớp vật lý, được triển khai dưới dạng IP cứng
- Agilex 5 FPGA: Hỗ trợ lên đến 4.0 x8: (Các chế độ bỏ qua Cổng gốc (RP), Điểm cuối (EP) và Lớp giao dịch (TL))
- Agilex 3 FPGA: Hỗ trợ lên đến 3.0 x4 (chế độ Cổng gốc và Điểm cuối)
- Agilex 5 FPGA: Cấu hình PCIe 3.0/4.0 (x8/x4/x2/x1) với cấu hình 1.0/2.0 hỗ trợ thông qua hỗ trợ đào tạo xuống liên kết
- Agilex 3 FPGA: Cấu hình PCIe 3.0 (x4 / x2 / x1) với cấu hình 1.0 / 2.0 hỗ trợ thông qua hỗ trợ đào tạo xuống liên kết
- Xung nhịp tham chiếu riêng biệt có Xung nhịp trải phổ độc lập (SRIS)
- Xung nhịp tham chiếu riêng biệt không có xung nhịp trải phổ độc lập (SRNS)
- Độc lập PERST#
- Kênh ảo đơn (VC)
- Đăng ký Khả năng
- Kích thước Tải trọng Tối đa 512-byte (MPS)
- Kích thước Yêu cầu Đọc Tối đa (MRRS) 4096-byte (4 KB)
- Hỗ trợ BAR 32/64-bit (Có thể tìm nạp trước/Không thể tìm nạp trước)
- Hỗ trợ ROM BAR mở rộng
- Số lượng thẻ cho bộ điều khiển x8: 32/64/128/256/512 (Agilex 5 FPGA)
- Số lượng thẻ cho bộ điều khiển x4: 32/64/128/256 (Agilex 5 và Agilex 3 FPGAs)
- Bảng MSI-X (tối đa 4096)
- Hoạt động nguyên tử (Fetch/Add/Swap/CAS)
- Chế độ TL Bypass cho phép tích hợp IP chuyển mạch PCIe của bên thứ 3 tùy chọn (Agilex 5 FPGA)
- Đo Thời gian Chính xác (PTM)
- Hỗ trợ SR-IOV (4 PF, 256 VF)
- Đặt lại mức chức năng (FLR)
- Hỗ trợ VirtIO cho ảo hóa dựa trên phần mềm
- Công cụ phân tích SpyGlass CDC
- AXI4-Stream cho đường dẫn dữ liệu ứng dụng
- Source/Sink AXI4-Stream
- AXI-Lite cho giao diện phản hồi đăng ký trạng thái và điều khiển
Video demo IP PCI Express trong hành động Agilex™ 5 FPGAs
Bo mạch và bộ công cụ
- Tăng tốc phần cứng
- Trí tuệ nhân tạo (AI) / Học máy (ML)
- Nối mạng
- Ảo hóa
- Điện toán và Lưu trữ
- Được tích hợp
IP |
Được bao gồm trong Phần mềm Thiết kế Prime Quartus® |
Các mã đặt hàng |
|---|---|---|
Intel FPGA IP phát trực tiếp GTS AXI cho PCI Express |
Có |
Không cần mã đặt hàng |
Thông tin khác
Tìm IP
Hãy tìm lõi Sở hữu trí tuệ FPGA Altera® phù hợp với nhu cầu của bạn.
Hỗ Trợ Kỹ Thuật
Để được hỗ trợ kỹ thuật về lõi IP này, vui lòng truy cập Tài nguyên hỗ trợ hoặc Hỗ Trợ Cao Cấp Intel®. Bạn cũng có thể tìm kiếm các chủ đề liên quan đến chức năng này trong Trung tâm Kiến thức và Cộng đồng.
Đánh giá IP và Đặt hàng
Chế độ đánh giá và thông tin đặt hàng cho lõi Sở hữu trí tuệ FPGA Altera®.
Bộ công cụ Cơ bản IP
Miễn phí giấy phép Lõi IP FPGA Altera® nếu bạn sở hữu giấy phép đang hoạt động của Phần mềm Quartus® Prime Phiên bản Standard hoặc Pro.
Ví dụ thiết kế
Tải xuống ví dụ thiết kế và thiết kế tham chiếu của các thiết bị FPGA Altera®.
Liên hệ với nhân viên kinh doanh
Hãy liên hệ với nhân viên kinh doanh để trao đổi các nhu cầu về thiết kế và tăng tốc sản phẩm FPGA Altera® của bạn.