40G Ethernet MAC và Lõi IP FPGA PHY

Lõi IP FPGA PHY và MAC Ethernet 40G cung cấp IEEE 802.3ba-2010. Ethernet 40 Gbps là tiêu chuẩn ngành và được tuân thủ theo các chức năng điều khiển truy cập phương tiện (MAC) và PHY (PCS+PMA). Tiêu chuẩn này cho phép FPGA giao tiếp đến thiết bị khác trên mô-đun thu phát bằng đồng hoặc quang học. Lõi IP này hỗ trợ tiêu chuẩn IEEE 1588 v2, đem lại khả năng hỗ trợ đóng dấu thời gian hai bước và bảng nối đa năng trên các FPGA Stratix® hoặc Arria®.

Đọc hướng dẫn sử dụng Chức năng MegaCore PHY và MAC Ethernet Độ trễ thấp 40 và 100-Gbps ›

Đọc hướng dẫn sử dụng IP FPGA Agilex™ 5 Ethernet 40G Độ trễ thấp ›

Đọc hướng dẫn sử dụng Ví dụ thiết kế IP Agilex™ 5 FPGA Ethernet 40G Độ trễ thấp ›

Đọc hướng dẫn sử dụng IP FPGA Ethernet 40G E-Tile Độ trễ thấp ›

Đọc hướng dẫn sử dụng Ví dụ thiết kế Intel® FPGA IP Ethernet 40G E-Tile độ trễ thấp ›

Đọc hướng dẫn sử dụng Lõi IP Ethernet 40-Gbps Stratix® 10 Độ trễ Thấp ›

Đọc hướng dẫn sử dụng Lõi IP Ethernet 40-Gbps Độ trễ thấp ›

Đọc hướng dẫn sử dụng Chức năng MegaCore PHY và MAC Ethernet 40 và 100-Gbps ›

Đọc hướng dẫn sử dụng Ví dụ thiết kế Ethernet 40G Stratix® 10 độ trễ thấp ›

Đọc hướng dẫn sử dụng Mẫu Thiết kế Ethernet 40G Độ trễ thấp ›

40G Ethernet MAC và Lõi IP FPGA PHY

Đồ họa IP Fpga

Tính năng

  • Tuân theo tiêu chuẩn IEEE 802.3ba-2010 40 Gbps Ethernet.
  • IP cứng đính kèm phương tiện vật lý (PMA) XLAUI và giao diện ngoại vi bao gồm các làn thu phát nối tiếp hoạt động tại 10,3125 Gbps.
  • IP mềm của lớp con mã hóa vật lý (PCS) 40GbE được triển khai trong kết cấu FPGA.
  • IP mềm MAC 40GbE với bộ tính năng có thể định cấu hình.
  • Các tuỳ chọn được hỗ trợ:
  • 40GbE.
  • MAC + PHY, chỉ PHY hoặc chỉ MAC.
  • Bộ phát với thu (song công), chỉ phát hoặc chỉ thu.
  • Đã chứng thực phần cứng hỗ trợ toàn bộ tốc độ 40 Gbps trên lưu lượng đường dây.
  • Giám sát tỷ lệ lỗi bit PCS.
  • Bộ khởi tạo và kiểm tra mẫu thử PCS có thể lập trình.
  • Deficit idle count (DIC).
  • Tự động kiểm soát lưu lượng Ethernet.
  • Tạo mã kiểm tra dự phòng theo chu kỳ (CRC) tại bộ phát (TX) MAC lập trình được và loại bỏ CRC tại bộ thu.
  • Chiều dài khung nhận tối đa có thể lập trình lên đến 9.600 byte.
  • Kỹ thuật lọc gói tin đầu thu (RX) và địa chỉ MAC có thể được lập trình dựa trên địa chỉ MAC.
  • Các chế độ vận hành MAC: promicuous (tắt bộ lọc) và non-promicuous (bật bộ lọc).
  • Lớp MAC có thể lập trình để lọc frame với cơ chế báo lỗi CRC, oversize và undersize.
  • Quá trình giám sát trạng thái frame nơi nhận (pause và/hoặc non-pause).
  • Loại bỏ ô pad ở đầu thu do người dùng cấu hình.
  • Tự động lấp đầy ô pad khi phát.
  • Tín hiệu xuất trạng thái thống kê được gửi đến bộ đếm thống kê ngoại vi.
  • Mô-đun bộ đếm thống kê 64 bit tuỳ chọn dành cho RMON (RFC 2819), MIB (RFC 3635) kiểu Ethernet và nhóm giao diện MIB (RFC 2863).
  • Báo hiệu lỗi liên kết có thể lập trình.
  • Tuỳ chọn ô preamble truyền qua.
  • Giao diện phát trực tiếp Avalon® (Avalon-ST) cho đường dẫn dữ liệu MAC đến ứng dụng khách với phần bắt đầu của gói (SOP) trong byte quan trọng nhất của làn 0 (MSB) 64 bit khi sử dụng tùy chọn bộ điều hợp (256 bit ở 312,5+ MHz).
  • Giao diện truyền phát nội dung trực tiếp tuỳ chỉnh có thể truyền SOP trên bất kỳ MSB làn 64 bit nếu không dùng tuỳ chọn bộ điều hợp.
  • Giao diện Avalon® Memory Mapped (Avalon-MM) 32 bit để điều khiển và giám sát MAC, PCS, PMA và mô-đun quang học ngoại vi.
  • Giao diện quản lý dữ liệu đầu vào/đầu ra (MDIO) hoặc giao diện nối tiếp 2 dây để quản lý các mô-đun quang học khác nhau.
  • Đã vượt qua các bài kiểm tra chức năng và hiệu suất với thiết bị kiểm tra Ethernet 40/100Gb.

Trạng thái IP
Trạng thái Đặt hàng Sản xuất
Các mã đặt hàng
Chức năng MegaCore MAC và PHY Ethernet 40 và 100 Gbps

IP-40GEMAC

IP-40GEPHY

IP-100GEMAC

IP-100GEPHY

IP-40GEMACPHY

IP-100GEMACPHY

IP-40GBASEKR4PHY
Lõi IP Ethernet 40 Gbps Độ trễ Thấp

MAC và PHY Ethernet 40G Độ trễ Thấp: IP-40GEUMACPHY

MAC và PHY Ethernet 40G Độ trễ Thấp với 1588: IP-40GEUMACPHYF

MAC và 40GBASE-KR4 PHY Ethernet 40G Độ trễ Thấp với FEC: IP-40GBASEKR4PHY
IP FPGA Ethernet 40G E-Tile Độ trễ thấp IP–40GETILEMAC
Lõi Ethernet 100 Gbps Độ trễ Thấp

MAC và PHY Ethernet 100G Độ trễ Thấp: IP-100GEUMACPHY

MAC và PHY Ethernet 100G Độ trễ Thấp với 1588: IP-100GEUMACPHYF
Xem tất cả Hiện ít hơn

Thông tin khác

Tìm IP

Hãy tìm lõi Sở hữu trí tuệ FPGA Altera® phù hợp với nhu cầu của bạn.

Hỗ Trợ Kỹ Thuật

Để được hỗ trợ kỹ thuật về lõi IP này, vui lòng truy cập Tài nguyên hỗ trợ hoặc Hỗ Trợ Cao Cấp Intel®. Bạn cũng có thể tìm kiếm các chủ đề liên quan đến chức năng này trong Trung tâm Kiến thức và Cộng đồng.

Đánh giá IP và Đặt hàng

Chế độ đánh giá và thông tin đặt hàng cho lõi Sở hữu trí tuệ FPGA Altera®.

Bộ công cụ Cơ bản IP

Miễn phí giấy phép Lõi IP FPGA Altera® nếu bạn sở hữu giấy phép đang hoạt động của Phần mềm Quartus® Prime Phiên bản Standard hoặc Pro.

Ví dụ thiết kế

Tải xuống ví dụ thiết kế và thiết kế tham chiếu của các thiết bị FPGA Altera®.

Liên hệ với nhân viên kinh doanh

Hãy liên hệ với nhân viên kinh doanh để trao đổi các nhu cầu về thiết kế và tăng tốc sản phẩm FPGA Altera® của bạn.

So sánh sản phẩm