IP FPGA Intel® Ethernet 25G

Lõi IP FPGA Intel Ethernet 25G với nhiều tính năng tùy chọn cũng được cung cấp như IP cứng trên các thiết bị Intel® Stratix® 10 hỗ trợ E-Tiles. Bạn có thể tìm hiểu thông tin chi tiết tại trang IP Cứng E-Tile dành cho Ethernet.

Tính năng

PHY:

• Lớp PCS mềm giao tiếp liền mạch với FPGA Intel® Stratix® 10 tại tốc độ thu phát nối tiếp 25,78125 hoặc 10,3125 gigabit trên giây (Gbps).
• Hỗ trợ tái cấu hình động ở khoảng giữa tốc độ dữ liệu Ethernet của 25,78125 Gbps và 10,3125 Gbps.
• Với tuỳ chọn Sửa lỗi liên tiếp Reed-Solomon (FEC).

Điều khiển cấu trúc khung:

• Hỗ trợ các gói jumbo, được định nghĩa là các gói trên 1.500 byte.
• Quá trình kiểm soát việc loại bỏ và chấp nhận tín hiệu truyền đến (RX) bằng phương pháp CRC.
• Quá trình tạo và chèn dữ liệu truyền đi (TX) bằng phương pháp CRC.
• Tùy chọn chuyển qua phần mở đầu RX và TX cho các ứng dụng yêu cầu chuyển thông tin quản lý người dùng độc quyền.
• Bộ đệm khung tự động TX giúp đáp ứng độ dài khung Ethernet tối thiểu 64 byte.

Giám sát và thống kê khung:

• Kiểm tra và báo cáo lỗi RX CRC.
• Kiểm tra gói không đúng định dạng RX theo đặc điểm kỹ thuật IEEE.
• Bộ đếm thống kê tùy chọn.
• Cơ chế báo hiệu lỗi tùy chọn giúp phát hiện và báo cáo lỗi cục bộ, cũng như tạo ra lỗi từ xa, với sự hỗ trợ theo Điều khoản 66 của Tiêu chuẩn Ethernet IEEE 802.3ba-2012.
• Truyền tải một chiều được định nghĩa trong Điều 66 của Tiêu chuẩn Ethernet IEEE 802.3-2012.

Kiểm soát luồng:

• Tiêu chuẩn kiểm soát luồng dựa theo Điều 31 của IEEE 802.3 và theo Mức độ ưu tiên của IEEE 802.1Qbb.

Hỗ trợ giao thức đồng bộ thời gian:

• Hỗ trợ tùy chọn cho Giao thức đồng bộ hóa đồng hồ chính xác theo Tiêu chuẩn IEEE 1588-2008 (1588 PTP). Tính năng này hỗ trợ tốc độ hoạt động PHY với độ chính xác dấu thời gian không đổi là ± 3 ns và độ chính xác của dấu thời gian động là ± 1 ns.

Gỡ rối và khả năng kiểm tra:

• Vòng lặp cục bộ PMA nối tiếp có thể lập trình (TX đến RX) tại bộ thu phát nối tiếp để thực hiện kiểm tra tự chẩn đoán.
• Khả năng chèn lỗi TX.
• Quyền truy cập tùy chọn vào Altera Debug Master Endpoint (ADME) để gỡ lỗi liên kết nối tiếp hoặc giám sát tính toàn vẹn của tín hiệu PHY.

Giao diện hệ thống người dùng:

• Giao diện quản lý Avalon® Memory-Mapped (Avalon-MM) giúp truy cập vào các thanh ghi trạng thái và điều khiển lõi IP.
  
• Giao diện đường dẫn dữ liệu Avalon® Streaming (Avalon-ST) kết nối với logic máy khách.
• Độ trễ sẵn sàng có thể cấu hình ở 0 hoặc 3 chu kỳ đồng hồ cho giao diện Avalon-ST TX.
• Kiểm soát quá trình thiết lập lại phần cứng và phần mềm.