FPGA AI Suite

FPGA AI Suite cho phép các nhà thiết kế FPGA, kỹ sư học máy và nhà phát triển phần mềm tạo các nền tảng FPGA AI được tối ưu hóa một cách hiệu quả. Các tiện ích trong bộ này làm tăng tốc độ phát triển FPGA cho suy luận AI bằng cách sử dụng các khuôn khổ ngành quen thuộc và phổ biến như TensorFlow hoặc PyTorch và bộ dụng cụ OpenVINO, đồng thời tận dụng các quy trình phát triển FPGA mạnh mẽ và đã được chứng minh với Phần mềm Quartus Prime.

Đọc về FPGA AI Suite: Hướng dẫn Bắt đầu ›

Sơ đồ Quy trình Phát triển IP Suy luận FPGA AI
Sơ đồ Quy trình Triển khai Mô hình được Đào tạo Trước
Sơ đồ Quy trình Triển khai FPGA

Quy trình Phát triển Suy luận AI của FPGA

Quy trình phát triển này kết hợp liền mạch quy trình làm việc phần cứng và phần mềm thành quy trình làm việc AI chung từ đầu đến cuối. Các bước như sau:

1. OpenVINO Model Optimizer chuyển đổi mô hình được đào tạo trước của bạn thành các tệp mạng đại diện trung gian (.xml) và tệp thiên vị, trọng số (.bin).

2. Trình biên dịch FPGA AI Suite được sử dụng để:

  • Cung cấp số liệu hiệu suất hoặc diện tích ước tính cho một tệp cấu trúc nhất định hoặc tạo tệp cấu trúc được tối ưu hóa. (Cấu trúc đề cập đến các tham số IP suy luận như kích thước của mảng PE, độ chính xác, chức năng kích hoạt, độ rộng giao diện, kích thước cửa sổ, v.v)
  • Biên dịch các tệp mạng thành tệp .bin với các phân vùng mạng cho FPGA và CPU (hoặc cả hai) cùng với weight and bias.

3. Tệp .bin đã biên dịch được nhập bởi ứng dụng suy luận người dùng khi chạy.

  • Các giao diện lập trình ứng dụng thời gian chạy (API) bao gồm API công cụ suy luận (CPU phân vùng thời gian chạy và FPGA, suy luận lịch trình) và FPGA AI (bộ nhớ DDR, khối phần cứng FPGA).

4. Thiết kế tham chiếu có sẵn để chứng minh các hoạt động cơ bản của việc nhập .bin và chạy suy luận trên FPGA với hỗ trợ CPU máy chủ (bộ xử lý x86 và ARM) cũng như các hoạt động suy luận không có máy chủ.

5. mô phỏng IP Bộ AI FPGA thông qua giao diện plugin OpenVINO cho phép đánh giá nhanh hơn độ chính xác FPGA của IP AI mà không cần truy cập vào phần cứng (chỉ khả dụng cho Agilex™ 5 FPGA).

Lưu ý:

Thiết bị được hỗ trợ: Agilex™ 5 FPGA, Agilex™ 7 FPGA Cyclone® 10 GX FPGA Arria® 10 FPGA

Các mạng, lớp và chức năng kích hoạt đã được kiểm tra3:

  • ResNet-50, MobileNet v1/v2/v3, YOLO v3, TinyYOLO v3, UNET, i3d
  • 2D Conv, 3D Conv, Được kết nối đầy đủ, Softmax, BatchNorm, EltWise Mult, Clamp
  • ReLU, PReLU, Tanh, Swish, Sigmoid, Đối ứng

Cấu trúc cấp độ hệ thống

FPGA AI Suite linh hoạt và có thể cấu hình cho nhiều trường hợp sử dụng cấp độ hệ thống. Hình 1. liệt kê các cách điển hình để kết hợp IP FPGA AI Suite vào hệ thống. Các trường hợp sử dụng trải rộng trên nhiều ngành dọc khác nhau, từ nền tảng nhúng được tối ưu hóa đến các ứng dụng với CPU chủ (bộ xử lý Intel® Core™, bộ xử lý ARM) đến môi trường trung tâm dữ liệu với bộ xử lý Intel® Xeon®. Nó hỗ trợ các thiết kế không có máy chủ và bộ xử lý mềm như bộ xử lý Nios® V.

Hình 1: Cấu trúc liên kết Hệ thống Intel FPGA AI Suite điển hình

Giảm tải CPU

Bộ gia tốc AI

Giảm tải CPU đa chức năng

Bộ gia tốc AI + Chức năng phần cứng bổ sung

Xử lý Nhập/Nội tuyến + AI

Bộ gia tốc AI + Nhập trực tiếp và truyền dữ liệu

FPGA SoC + AI nhúng

Bộ gia tốc AI + Nhập trực tiếp và truyền dữ liệu + Chức năng phần cứng +

Bộ xử lý Nios® V hoặc ARM nhúng

So sánh sản phẩm

Thông tin sản phẩm và hiệu năng

1

Hiệu suất thay đổi theo cách sử dụng, cấu hình và các yếu tố khác. Tìm hiểu thêm tại www.intel.com/PerformanceIndex​.

Kết quả về hiệu năng lấy căn cứ theo thử nghiệm từ ngày hiển thị trong cấu hình và có thể không phản ánh đúng tất cả các bản cập nhật hiện đã công bố. Xem phần sao lưu để biết thông tin chi tiết cấu hình. Không có sản phẩm hoặc linh kiện nào có thể an toàn tuyệt đối.

Chi phí và kết quả của bạn có thể thay đổi.

2

Sự khác biệt nhỏ về làm tròn giữa mô phỏng phần mềm và phần cứng thường sẽ dẫn đến sự khác biệt nhỏ hơn hai đơn vị có độ chính xác thấp nhất (ULPs).

3

Liên hệ với Bộ phận Bán hàng của Intel để biết thêm thông tin về mạng và các chức năng không được liệt kê.