FPGA Cyclone® và FPGA SoC

Được tùy biến cho Lưu lượng Cao, các Ứng dụng Nhạy cảm với Chi phí

Với FPGA Cyclone® V, bạn có thể đạt cấp độ năng lượng, chi phí và hiệu năng bạn cần cho các ứng dụng khối lượng cao bao gồm các kết nối giao thức, ổ đĩa điều khiển động cơ, bộ chuyển đổi Video phát sóng, card kỹ xảo và các thiết bị cầm tay. Tìm hiểu thêm về lợi thế của FPGA Cyclone® V trên nhiều phân khúc thị trường.

FPG SoC – SoC Tùy chỉnh của bạn Dựa trên Bộ xử lý ARM*

FPGA SoC cho phép bạn giảm năng lượng hệ thống, chi phí hệ thống và không gian bo mạch bằng cách tích hợp HPS – bao gồm bộ xử lý, thiết bị ngoại vi và mạch điều khiển bộ nhớ – với kết cấu FPGA sử dụng đường trục kết nối băng thông cao. Sự kết hợp của HPS với kết cấu FPGA năng lượng thấp 28 nm của Intel cung cấp hiệu năng và hệ sinh thái của bộ xử lý ARM* cấp ứng dụng với đặc tính linh hoạt, chi phí thấp, và ít tiêu hao năng lượng của FPGA Cyclone® V.

Giảm thiểu Tổng Chi phí Hệ thống thông qua Tích hợp

Vì FPGA Cyclone® V tích hợp vô số khối sở hữu trí tuệ (IP) cứng, nên bạn có thể phân biệt và làm được nhiều việc hơn với chi phí hệ thống, năng lượng và thời gian thiết kế tổng thể ít hơn. Các khối IP cứng chủ yếu bao gồm:

• Bộ điều khiển bộ nhớ cứng hỗ trợ 400 MHz DDR3 SDRAM với mã sửa lỗi (ECC) tùy chọn.
• PCI Express* (PCIe*) Gen2 với hỗ trợ đa chức năng.
• Khối xử lý tín hiệu số (DSP) có độ chính xác biến thiên.
• Bộ xử lý lõi kép ARM* Cortex*-A9 MPCore* HPS.

Điện năng Thấp và Chi phí Hệ thống thấp hàng đầu trong ngành

• Tổng năng lượng thấp hơn 40% so với FPGA Cyclone® IV GX.
• Bộ thu phát nối tiếp điện năng thấp nhất với mức tiêu thụ điện tối đa 88 mW mỗi kênh ở tốc độ 5 Gbps.
  
• Hiệu suất xử lý hơn 4.000 MIPS (tiêu chuẩn đối sánh (Dhrystones 2.1) cho công suất dưới 1.8 W (cho FPGA SoC).
• Tiêu hao điện năng thấp do sử dụng các khối IP cứng.

Đồng thời giảm chi phí - FPGA chỉ yêu cầu hai điện áp bộ điều chỉnh năng lượng và có trong các gói liên kết dây với các tùy chọn hệ số hình dạng nhỏ.

HPS dựa trên ARM*

SoC Cyclone® V FPGA HPS bao gồm bộ xử lý lõi kép ARM* Cortex*-A9 MPCore*, một bộ thiết bị ngoại vi phong phú và bộ điều khiển bộ nhớ đa cổng được chia sẻ với logic trong FPGA, mang đến cho bạn sự linh hoạt của logic có thể lập trình và tiết kiệm chi phí sở hữu trí tuệ cứng (IP) do:

• Bộ xử lý lõi đơn hoặc lõi kép với tần số tối đa 925 MHz.
• Các thiết bị ngoại vi nhúng cứng giúp loại bỏ nhu cầu thực hiện các chức năng này trong logic khả trình, dành nhiều tài nguyên FPGA hơn cho logic tùy chỉnh theo ứng dụng và giảm tiêu thụ điện năng.
• Bộ điều khiển bộ nhớ đa cổng cứng, được chia sẻ bởi bộ xử lý và logic FPGA, hỗ trợ các thiết bị DDR2, DDR3 và LPDDR2 có hỗ trợ mã sửa lỗi (ECC) tích hợp cho các ứng dụng quan trọng về độ tin cậy cao và an toàn.

Kết nối Băng thông Cao

Các đường dữ liệu thông lượng cao giữa HPS và kết cấu FPGA đảm bảo hiệu năng liên kết nối, điều bất khả thi trong các giải pháp hai chip. Sự tích hợp chặt chẽ này đảm bảo:

• Băng thông cực đại vượt 100 Gbps.
• Tính liền mạch của dữ liệu tích hợp.
• Tiết kiệm đáng kể điện năng hệ thống bằng cách loại bỏ các lối dẫn I/O bên ngoài giữa bộ xử lý và FPGA.

Kết cấu FPGA linh hoạt

Kết cấu logic FPGA cho phép bạn phân biệt hệ thống của mình bằng cách triển khai IP tùy chỉnh hoặc IP có sẵn được cấu hình trước từ Intel hoặc các đối tác của Intel vào thiết kế của bạn. Điều này cho phép bạn:

• Tùy biến nhanh chóng để biến đổi giao thức và các tiêu chuẩn giao thức.
• Thêm phần cứng tùy chỉnh trong FPGA để đẩy nhanh các thuật toán cấp tốc và tạo khả năng cạnh tranh mạnh mẽ.
• Triển khai nhanh bộ xử lý ARM* tùy chỉnh mà không mất chi phí thiết kế mở rộng, xác minh và công nghệ không tái chỉnh (NRE) cần thiết trong ASIC.

Vấn đề kiến trúc

Vì Cyclone® FPGA SoC V tích hợp nhiều khối IP cứng, bạn có thể giảm tổng chi phí hệ thống, điện năng và thời gian thiết kế. FPGA SoC không chỉ là tổng hoặc các bộ phận của nó. Cách thức hoạt động phối hợp của các hệ thống bộ xử lý và FPGA ảnh hưởng lớn đến hiệu năng, độ tin cậy và tính linh hoạt của hệ thống. Nó được thiết kế để:

• Duy trì tính linh hoạt của trình tự cấu hình khởi động bộ xử lý hoặc FPGA, phản ứng của hệ thống đối với việc đặt lại bộ xử lý và các giao diện bộ nhớ độc lập của giải pháp hai chip.
• Duy trì độ tin cậy và độ toàn vẹn dữ liệu với ECC tích hợp.
• Bảo vệ bộ nhớ DRAM được chia sẻ bởi bộ xử lý và FPGA với một đơn vị bảo vệ bộ nhớ tích hợp.
• Bật gỡ lỗi cấp hệ thống với gỡ lỗi thích ứng để có khả năng hiển thị và kiểm soát chưa từng có đối với toàn bộ thiết bị.