Đào tạo có giảng viên hướng dẫn: Altera® FPGA Phân tích thời gian: Bài giảng

Mô tả

Bạn sẽ học cách hạn chế và phân tích thiết kế cho thời gian bằng cách sử dụng Bộ phân tích thời gian trong phần mềm Quartus® Prime Pro v. 22.1. Điều này bao gồm viết các tệp Synopsys* Design Constraint (SDC), tạo các báo cáo thời gian khác nhau trong Trình phân tích Thời gian và áp dụng kiến thức này vào thiết kế FPGA. Bên cạnh việc tìm hiểu các yêu cầu cơ bản để đảm bảo rằng thiết kế của bạn đáp ứng thời gian, bạn sẽ thấy cách Trình phân tích thời gian giúp dễ dàng tạo ra các ràng buộc về thời gian để giúp bạn đáp ứng các yêu cầu đó. Lưu ý: Mặc dù trọng tâm của khóa học này là phần mềm Quartus Prime Pro, nhưng phần lớn quy trình và ràng buộc có giá trị với các phiên bản Tiêu chuẩn và Lite của phần mềm.