Với lệnh Synopsys® Design Constraint (SDC) create_generated_clock, bạn có thể tạo số tùy ý và độ sâu của đồng hồ được tạo. Điều này hữu ích trong các tình huống sau đây. Xem số liệu 1 và 2.
Hình 1. Hiển thị một mạch đơn giản trong đó cần có một đồng hồ được tạo ở đầu ra của div2reg đăng ký.
Các lệnh SDC dưới đây làm hạn chế đồng hồ trong mạch trên.
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the divide by 2 register clock create_generated_clock -add -source clock \ -name div2clock \ -divide_by 2 \ -master_clock clock_name \ [get_pins div2reg|regout]
Tải xuống ví dụ về create_generated_clock_ex1.qar.
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.
Hình 2. Hiển thị một mạch đơn giản trong đó cần có một đồng hồ được tạo ở đầu ra của div2reg đăng ký.
Các lệnh SDC dưới đây làm hạn chế đồng hồ trong mạch trên.
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the output clock clock create_generated_clock -add -source PLL_inst|inclk[0] \ -name PLL_inst|clk[1] \ -multiply_by 2 \ -master_clock clock_name \ [get_pins PLL_inst|clk[1]]
Tải xuống ví dụ về create_generated_clock_pll.qar.
Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu thiết kế Intel.