Verilog HDL: Bộ đếm với Thiết lập lại không đồng bộ

Ví dụ này mô tả bộ đếm 8 bit với đầu vào không đồng bộ và số lượng cho phép đầu vào trong Verilog HDL. Các công cụ tổng hợp phát hiện các thiết kế bộ đếm trong mã HDL và suy lpm_counter năng lớn.

Bộ đếm với sơ đồ thiết lập lại cấp cao nhất không đồng bộ

Hình 1. Bộ đếm với Sơ đồ Thiết lập lại Cấp cao nhất Không đồng bộ

Tải xuống các tệp được sử dụng trong ví dụ này:

Tải xuống counter.zip ›

Bộ đếm tải xuống với Tệp README Không đồng bộ ›

Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.

Bảng 1 liệt kê các cổng và đưa ra mô tả cho từng cổng.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.