Verilog HDL: Ghim hai chiều

Ví dụ này thực hiện một chân hai chiều đã ép tốc trong Verilog HDL. Giá trị của OE xác định giá trị của người tham gia đấu thầu là đầu vào, phân bổ trong inp hay là ba trạng thái, loại bỏ giá trị b.
Để biết thêm thông tin về việc sử dụng ví dụ này trong dự án của bạn, hãy truy cập:

bidir.v
module bidirec (oe, clk, inp, outp, bidir);

// Port Declaration

input   oe;
input   clk;
input   [7:0] inp;
output  [7:0] outp;
inout   [7:0] bidir;

reg     [7:0] a;
reg     [7:0] b;

assign bidir = oe ? a : 8'bZ ;
assign outp  = b;

// Always Construct

always @ (posedge clk)
begin
    b <= bidir;
    a <= inp;
end

endmodule

 

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.