ID bài viết: 000100939 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 08/04/2025

Tại sao các chân HVIO không có chức năng tùy chọn SYSPLLREFCLK được phép gán làm xung nhịp tham chiếu cho PLL Hệ thống cho bộ thu phát Agilex™ 3 FPGA và Agilex™ 5 FPGA GTS trong phần mềm Quartus® Prime Pro Edition phiên bản 25.1 trở về trước?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong phiên bản phần mềm Quartus® Prime Pro Edition 25.1 trở về trước, nó không chính xác cho phép gán các chân HVIO khác mà không có mô tả SYSPLLREFCLK.
    Một ví dụ về lựa chọn chính xác sẽ là chân HVIO với các chức năng tùy chọn sau được liệt kê: HVIO_5B_1, SYSPLLREFCLK_L1A_0, TXCLK1 Data_Ctrl1. Đây là chân chính xác để chọn làm xung nhịp tham chiếu cho hệ thống PLL trong ngân hàng thu phát GTS 1A.
    Một ví dụ về lựa chọn không chính xác sẽ là chân HVIO không có danh sách hàm tùy chọn SYSPLLREFCLK: HVIO_5B_20, TXCLK20, Data_Ctrl20. Do đó, việc chọn đây làm chân đồng hồ tham chiếu cho PLL hệ thống là không chính xác, nhưng phần mềm Quartus® Prime Pro Edition hiện không báo cáo đây là lỗi.

    Độ phân giải

    Để khắc phục sự cố này, hãy tham khảo sơ đồ chân thiết bị và hướng dẫn kết nối chân và đảm bảo nó có chức năng tùy chọn SYSPLLREFCLK chính xác khi chọn chân HVIO làm đồng hồ tham chiếu PLL hệ thống.

    Sự cố này dự kiến sẽ được khắc phục trong bản phát hành trong tương lai của phần mềm Quartus® Prime Pro Edition.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.