Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.3, khi số làn trên mỗi thiết bị chuyển đổi tham số L trong Trình chỉnh sửa tham số IP GTS JESD204B được đặt thành L = 6 hoặc L = 8, cổng pma_cu_clk có chiều rộng 1 bit trong mã HDL được tạo. Tuy nhiên, đối với L = 6 hoặc L = 8, IP Bộ sắp xếp đặt lại GTS yêu cầu độ rộng cổng pma_cu_clk là 2 bit, điều này sẽ gây ra sự không khớp về chiều rộng cổng giữa hai cổng.
Khi sử dụng Trình thiết kế nền tảng để kết nối các cổng pma_cu_clk từ IP Bộ sắp xếp đặt lại GTS với IP GTS JESD204B, lỗi sẽ hiển thị trong bảng điều khiển Thông báo hệ thống:
Lỗi: jesd_gts_ss.jesd_gts_jesd204b.pma_cu_clk/jesd_gts_ss_intel_srcss_gts.o_pma_cu_clk: Signal clk có width 1 trên jesd_gts_jesd204b.pma_cu_clk, nhưng có width 2 trên jesd_gts_ss_intel_srcss_gts.o_pma_cu_clk
Giải pháp này chỉ áp dụng trong quá trình tạo IP.
1. Trong các tệp IP, mở tệp <tên IP>.v tại Project Navigator: Ví dụ: <Tên IP > / synth / <Tên IP>.v
2. Chỉnh sửa chiều rộng pma_cu_clk theo cách thủ công bằng cách thêm một bit như hình dưới đây:
3. Lưu và đóng tệp <Tên IP>.v
Altera® khuyên bạn nên cài đặt bản vá sau trong Phần mềm Altera® Quartus® Prime Pro Edition phiên bản 24.3:
Tải xuống bản vá 0.02 cho Windows (quartus-24.3-0.02-windows.exe)
Tải xuống bản vá 0.02 cho Linux (quartus-24.3-0.02-linux.run)
Tải xuống Readme cho bản vá 0.02 (quartus-24.3-0.02-readme.txt)
Sau khi cài đặt bản vá, hãy tạo lại GTS JESD204B IP thông qua Trình thiết kế nền tảng.
Sự cố này được khắc phục bắt đầu với Phần mềm Quartus® Prime Pro Edition phiên bản 24.3.1.