Trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.2 trở lên, bạn có thể thấy lỗi này khi tín hiệu được định tuyến bằng tài nguyên tín hiệu toàn cầu được sử dụng làm đầu vào cho logic mềm yêu cầu chuyển sang định tuyến cục bộ (ví dụ: bộ ghép kênh đồng hồ được triển khai trong LUT). Lỗi này chỉ xảy ra trong các thiết bị FPGA Agilex™ 7 F/I-series.
Không được phép điều khiển logic mềm như vậy với tín hiệu được định tuyến toàn cầu trong phân vùng cấu hình lại một phần (PR).
Để tránh lỗi này, hãy tách cổng vào của tín hiệu tại phân vùng PR thành hai cổng vào: một cổng có thể vẫn được định tuyến cục bộ và cổng còn lại có thể được định tuyến toàn cầu.
Lưu ý rằng đồng hồ được sử dụng để điều khiển RAM M20K trong khu vực PR phải được định tuyến toàn cầu trong các thiết bị FPGA Agilex™ 7 F / I-series, vì vậy chúng phải duy trì trên các tài nguyên được định tuyến toàn cầu.
Kịch bản này không được phép trong phân vùng PR và dẫn đến Lỗi phân xuất cục bộ / toàn cầu.
Vấn đề cần được khắc phục như minh họa trong sơ đồ dưới đây.
Sự cố này dự kiến sẽ được khắc phục trong bản phát hành tương lai của Phần mềm Quartus® Prime Pro Edition.