Do tính năng tự động điều chỉnh tần số của Cáp tải xuống FPGA II (trước đây gọi là cáp tải xuống USB Blaster II), tần số (TCK) được đặt thành 24 MHz sau mỗi chu kỳ nguồn, nhưng thiết kế ví dụ IP FPGA Agilex™ DDR4 hạn chế tần số JTAG (TCK) thành 16 MHz khiến phiên bản Nguồn và Đầu dò trong hệ thống thu thập dữ liệu không chính xác.
Để khắc phục sự cố này, hãy đặt JTAG TCK thành 16 MHz trước khi chạy thử nghiệm thiết kế mẫu IP Agilex™ FPGA DDR4. Khi tần số đã được đặt chính xác, bạn có thể bỏ qua cảnh báo sau một cách an toàn khi biên dịch thiết kế của mình:
Cảnh báo: Thiết kế Ví dụ IP Giao diện Bộ nhớ Ngoài đang sử dụng các ràng buộc thời gian JTAG mặc định từ jtag_example.sdc. Để có hành vi phần cứng chính xác, bạn phải xem lại các ràng buộc về thời gian và đảm bảo chúng phản ánh chính xác cấu trúc liên kết JTAG và tốc độ xung nhịp của bạn.