ID bài viết: 000085328 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 11/09/2012

Lỗi nội bộ: Hệ thống con: FTITAN, Tập tin: /quartus/fitter/ftitan/ftitan_expert.cpp, Dòng: 4418 Final postfit netlist kiểm tra không thành công

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy lỗi nội bộ này khi biên dịch các thiết kế với phiên bản phần mềm Quartus® II 10.0 SP1 và cũ hơn. Bạn cũng có thể thấy thông báo sau
Error: The lvds clock and the DPA clock frequency of SERDES receiver atom "rx_0" must be the same.

Các lỗi này là do máy thu LVDS có đồng hồ DPA được cấu hình không chính xác.

Để sử dụng chính xác chức năng DPA của máy thu LVDS, trong siêu chức năng ALTPLL được liên kết với bộ thu LVDS, bạn nên bật Tùy chọn Sử dụng các cài đặt xung giờ này cho đồng hồ DPA (chỉ dành cho loại PLL trái-phải) trên trang Xung xung đầu ra của Trình cắm ALTPLL MegaWizard.™ Tùy chọn này bị vô hiệu hóa và không thể chọn khi chạy phiên bản phần mềm Quartus II 10.0 SP1 và cũ hơn và nhắm mục tiêu Arria® II GX.

Một bản vá có sẵn để khắc phục vấn đề này cho phần mềm Quartus II phiên bản 10.0 SP1. Tải xuống và cài đặt Bản vá 1.119 từ liên kết thích hợp bên dưới. Bản vá này cho phép tùy chọn cài đặt đồng hồ DPA trong ALTPLL MegaWizard.

Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành phần mềm Quartus II trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Arria® II GX

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.