Errata - xử lý Stratix vấn đề mô hình thời gian Arria V và V trong phần mềm Quartus II phiên bản 13.0 SP1

Các mô hình thời gian cho thiết bị Stratix® V và Arria® V đang được cập nhật trong phần mềm Quartus® II phiên bản 13.0 SP1 DP5 để giải quyết các sự cố trong phiên bản 13.0 SP1.

Trong quá trình hoàn thành mô hình thời gian của các thiết bị 28-nm gần đây nhất, đã Altera xác định sai thời gian của mô hình. Là một phần của quy trình cải tiến liên tục của chúng tôi, chúng tôi đã Altera kiểm tra tất cả các thiết bị và phát hiện các vấn đề ảnh hưởng đến các thiết bị khác. Do đó, những thay đổi mô hình ảnh hưởng đến các thiết bị đã được chỉ định với trạng thái thời gian "Cuối cùng" trong các phiên bản trước của phần mềm Quartus II.

Tham khảo phần Giải pháp/Sửa chữa bên dưới để tải xuống bản vá phần mềm bao gồm các thay đổi mô hình thời gian, tải xuống tập lệnh để giúp xác định xem thiết kế của bạn có bị ảnh hưởng hay không và nhận hướng dẫn về cách chạy lại phân tích thời gian với phiên bản cập nhật của phần mềm Quartus II.

Stratix sự cố Arria V GZ và V GZ: Ghim đầu vào đường dẫn đồng hồ tham chiếu fPLL

Nếu một thiết kế nhắm mục tiêu đến một thiết bị Stratix V hoặc Arria V GZ có đồng hồ tham chiếu PLL (fPLL) phân số được cho ăn trực tiếp bởi một chân đầu vào đồng hồ chuyên dụng, sẽ có sự sai lệch trong độ trễ đầu vào. Vấn đề này chỉ tác động đến hành vi thiết kế nếu thiết kế dựa trên một mối quan hệ thời gian cụ thể giữa chân cắm đầu vào đồng hồ tham chiếu và đầu ra fPLL. Các kịch bản thời gian sau bị ảnh hưởng:

• thời gian đầu ra nếu thanh ghi điểm đến nguồn cấp dữ liệu ngoài chip (không có đồng hồ cũng được gửi ngoài chip), chẳng hạn như đo lường hoặc hiệu chỉnh Tco
• thời gian thiết lập đầu vào/nhận cho các đầu vào đồng bộ thông thường hoặc nguồn được fPLL bội số
• thời gian với bộ đệm không độ trễ và các chế độ nhận dạng PLL bên ngoài

Các kịch bản đo tốc độ khác, chẳng hạn như sau, không bị ảnh hưởng:

• đầu ra đồng bộ nguồn, bộ thu phát, bộ nhớ DDR
• nguồn và điểm đến sử dụng đồng hồ từ cùng một PLL

Arria sự cố mô hình V GX và GT: Định tuyến Perisry Mux Paths

Có những mối quan hệ sai thời gian liên quan đến đường dẫn bộ ghép kênh peri mòn trong các Arria thiết bị V GX và GT.

Đường dẫn chân đến lõi I/O thiếu độ trễ tới 1 ns và chuỗi độ trễ D3 không được phân tích chính xác. Vấn đề này chỉ ảnh hưởng đến các chân mục đích chung và FPGA lõi trực tiếp (không có thanh ghi I/O). Sự cố không ảnh hưởng đến thanh ghi I/O, bộ nhớ DDR, bộ thu phát hoặc bất kỳ đường dẫn nào khác.

Định tuyến giữa lõi và bộ đệm xung đột xung mạch ngoại vi (PCLK) bị thiếu độ trễ ~300ps. Vấn đề này ảnh hưởng đến định tuyến lõi sang đầu vào PCLK theo chiều ngang và dọc, và đầu ra PCLK nằm ngang đến lõi. Sự cố không ảnh hưởng đến chân I/O, bộ thu phát TX/RX hoặc đường dẫn DPA đến bộ đệm đồng hồ PCLK.

Arria vấn đề V GX và GT TimeQuest: Thời gian phân cực của đồng hồ vào MLAB

TimeQuest Timing Analyzer phân tích không chính xác đường dẫn thời gian trong các thiết bị Arria V GX và GT khi có sự phân cực hỗn hợp của đồng hồ vào khối bộ nhớ MLAB, chẳng hạn như thanh ghi địa chỉ cạnh dương làm ảnh hưởng đến bộ nhớ MLAB với tín hiệu đồng hồ ghi biên âm.  TimeQuest phân tích kết nối này như là một chu kỳ truyền tải đầy đủ khi nó phải là một chu kỳ nửa chu kỳ.

Trước khi tải xuống và cài đặt phần mềm mới, bạn có thể tải xuống tập lệnh 13_0_sp1_timing.tcl để xem thiết kế có thể bị ảnh hưởng hay không, như mô tả bên dưới.

Để xác nhận xem một thiết kế có bị ảnh hưởng bởi các vấn đề mô hình thời gian này hay không, hãy tăng thời gian thiết kế trong phiên bản vá của phần mềm Quartus II như mô tả bên dưới.

Nếu kịch bản hoặc phân tích thời gian với phần mềm Quartus II được vá cho thấy các vi phạm thời gian, thì bạn phải đóng thời gian với phiên bản Quartus II cập nhật.  Lưu ý rằng các thay đổi ECO có thể được sử dụng trong một số trường hợp để đóng thời gian mà không cần biên dịch lại đầy đủ.

Sử dụng 13_0_sp1_timing.tcl Timing Script:

Đối với vấn Stratix V và Arria V GT, kịch bản hỗ trợ phần mềm Quartus II phiên bản 12.1 SP1 DP7 trở lên. Kịch bản báo cáo hiệu suất thời gian của thiết kế có bị ảnh hưởng bởi sự cố mô hình thời gian hay không.  Lệnh này tạo ra bảng báo cáo để bạn có thể xem bất kỳ đường dẫn thời gian lỗi mới nào trong Báo cáo tổng hợp của dự án\, trong thư mục TimeQuest Timing Analyzer.

Đối với các Arria vấn đề V GT và GZ, kịch bản sẽ chuyển thể phần mềm Quartus II phiên bản 13.0 SP1. Nếu kịch bản báo cáo rằng thiết kế có thể bị ảnh hưởng bởi các vấn đề, hãy gia hạn thiết kế với phần mềm Quartus II được vá để xác nhận xem hiệu suất thời gian có bị ảnh hưởng hay không.

Để bắt đầu kịch bản, chạy lệnh sau từ dấu nhắc lệnh trong thư mục dự án cho thiết kế được biên dịch:
quartus_sh –t 13_0_sp1_timing.tcl -project [-revision ]

Cập nhật lại Phiên bản Phần mềm Cập nhật:

Để có được phần mềm Quartus II phiên bản 13.0 SP1 DP5 bao gồm udpates mô hình thời gian, hãy tham khảo Giải pháp sau: Làm cách nào để giải quyết các vấn đề phần mềm đã biết cho các thiết bị Stratix V, Arria V và Cyclone V trong phần mềm Quartus II phiên bản 13.0 SP1?

Gia hạn thời gian thiết kế với phiên bản vá bằng cách làm theo các bước sau:

1. Sao lưu cơ sở dữ liệu thiết kế.
2. Mở thiết kế trong phiên bản phần mềm Quartus II hiện tại và xuất cơ sở dữ liệu. Trên menu Dự án, nhấp Vào Xuất Cơ sở dữ liệu. Khi bạn được nhắc, xuất cơ sở dữ liệu sang thư mục export_db đề xuất.
3. Bắt đầu phiên bản phần mềm Quartus II với mô hình thời gian cập nhật.
4. Mở dự án trong phiên bản mới của phần mềm Quartus II. Khi bạn được nhắc có ghi đè lên phiên bản cơ sở dữ liệu cũ hơn hay không, nhấp vào Có và nhập cơ sở dữ liệu từ thư export_db hành.
5. Chạy TimeQuest Timing Analyzer trên thiết kế.
6. Xem lại kết quả thời gian. Nếu có lỗi phân tích thời gian mới, bạn phải đóng thời gian với mô hình thời gian mới.