FPGA cơ sở tri thức
Trang Cơ sở Tri thức Intel® FPGA cung cấp liên kết đến các bài viết áp dụng mở rộng đa dạng các vấn FPGA liên quan. Sử dụng điều hướng bên trái FILTER BY để tinh chỉnh lựa chọn của bạn theo dòng thiết bị và phiên bản và phiên bản Phần mềm Intel® Quartus Prime. Hướng dẫn sử dụng trang bổ sung nằm ở cuối trang này.
9677 Kết quả
|
Tại sao giá trị Fmax và giá trị sử dụng tài nguyên khác nhau cho các lần chạy biên dịch giống hệt nhau? Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.3.1, các trình biên dịch giống hệt nhau có thể tạo ra các kết quả khác nhau. Sự cố này xảy ra do thiết kế nền tảng tạo ra không phù hợp không liên tục trong tệp tổng hợp khi tạo IP song song được kích hoạt và chỉ ảnh hưởng đến các thiết bị FPGA Agilex™ 7. |
03/11/2025 |
|
Tại sao Máy tính Công suất và Nhiệt không cập nhật sau khi xóa một hàng? Do sự cố trong Máy tính Nhiệt và Nguồn (PTC) phiên bản 24.3 trở về trước, bạn có thể thấy rằng việc xóa một hàng trên trang Bộ thu phát, PLL, IO hoặc NoC không gây ra bản cập nhật tỷ lệ phần trăm tài nguyên đã sử dụng tương ứng được báo cáo. Ngoài ra, nếu có sự lạm dụng lỗi tài nguyên liên quan đến mục nhập này, sẽ không rõ ràng về việc xóa hàng đó. |
03/11/2025 |
|
Những chân đồng hồ chuyên dụng nào có thể cung cấp trực tiếp cho IOPLL Fabric-Feeding trong các thiết bị dòng Agilex™ 7 FPGA F và I? Trong các thiết bị dòng Agilex™ 7 FPGA F và I, chỉ các chân CLK_[T,B]_*_0 mới có thể điều khiển trực tiếp IOPLL Fabric-Feeding trong các ngân hàng IO tương ứng. Các chân CLK_[T,B]_*_1 chỉ có thể điều khiển các IOPLL Fabric_feeding trong cùng một ngân hàng nếu bạn chọn "Nguồn tham chiếu là đồng hồ toàn cầu" trong IP IOPLL. |
03/10/2025 |
|
Lỗi nội bộ: Hệ thống con: CDB_ATOM, Tập tin: /quartus/db/cdb_atom/cdb_atom_sys.cpp, Dòng: 2109 Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.3.1 trở về trước, bạn có thể thấy lỗi này khi sử dụng thiết bị Arria® 10 FPGA và kiểm tra EDCRC được bật trong thiết kế bao gồm các bài tập từ Tại sao EDCRC hoặc PR không thành công trong một số điều kiện nhất định khi sử dụng logic đặt ở hàng Y59 trong Arria® 10 GX, Các thiết bị SX và Cyclone® 10 GX? |
03/10/2025 |
|
Thiết bị ZL30733 được điều khiển như thế nào trên Bộ phát triển thu phát-SoC Agilex™ 7 FPGA I-Series? Khi sử dụng Bộ phát triển Bộ thu phát-SoC Agilex™ 7 FPGA I-Series, mô tả về cách điều khiển thiết bị ZL30733 là sai trong phần 4.3. Điều khiển GUI Bộ điều khiển xung nhịp trên bo mạch của Hướng dẫn sử dụng Bộ phát triển Bộ thu phát-SoC Agilex™ 7 FPGA Chuỗi I. Các wro |
03/10/2025 |
|
Tại sao bộ xử lý Nios® V buộc Lược đồ cấu hình với khởi tạo bộ nhớ cho Max® 10 FPGA? Do sự cố trong Phần mềm Quartus® Prime Standard Edition phiên bản 23.1, bạn có thể thấy lỗi bên dưới khi sử dụng Hình ảnh nén kép làm chế độ Cấu hình bên trong cho Thiết kế bộ xử lý Nios® V trên Max® 10 FPGA |
03/06/2025 |
|
Tại sao chiều rộng của cổng pma_cu_clk trên IP GTS JESD204B không khớp với chiều rộng của cổng pma_cu_clk trên IP Bộ sắp xếp đặt lại GTS? Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.3, khi số làn trên mỗi thiết bị chuyển đổi tham số L trong Trình chỉnh sửa tham số IP GTS JESD204B được đặt thành L = 6 hoặc L = 8, cổng pma_cu_clk có chiều rộng 1 bit trong mã HDL được tạo. Tuy nhiên, đối với L = 6 hoặc L = 8, IP Bộ sắp xếp đặt lại GTS yêu cầu độ rộng cổng pma_cu_clk là 2 bit, điều này sẽ gây ra sự không khớp về chiều rộng cổng giữa hai cổng. |
03/06/2025 |
|
Tại sao các liên kết PCI Express trong các thiết bị Agilex™ 5 E-Series không thể đào tạo liên kết sau khi đặt lại nguội hoặc không thể đào tạo lại sau khi xung nhịp tham chiếu đến bộ thu phát TX, PLL và CDR được nối lại sau khi bị gián đoạn? Để bảo vệ bộ đệm xung nhịp tham chiếu của bộ thu phát khỏi bị lão hóa và hư hỏng, nó sẽ bị tắt khi không có hoạt động đồng hồ hợp lệ trên bộ đệm. Sau khi xung nhịp tham chiếu được đưa lên và ổn định ở bộ đệm, người dùng cần bật bộ đệm bằng cách cấu hình lại thiết bị hoặc thực hiện các thao tác đọc và ghi vào các thanh ghi bộ đệm xung nhịp tham chiếu thông qua giao diện Avalon® Memory-Mapped. Đối với các liên kết PCIe trong thiết bị Agilex™ 5, bộ đệm xung nhịp tham chiếu sẽ bị tắt nếu đồng hồ tham chiếu điều khiển bộ thu phát TX PLL và CDR không khả dụng trước khi cấu hình thiết bị bắt đầu hoặc bị gián đoạn trong quá trình hoạt động liên kết PCIe. Khi đồng hồ tham chiếu khả dụng, bộ đệm vẫn bị tắt mà không cần người dùng bật chúng theo cách thủ công. Do đó, các liên kết PCIe không xuất hiện. |
03/03/2025 |
|
Tại sao có lỗi kiểm tra biểu đồ rỗng hoặc lỗi độ chính xác trong bộ thu phát F-Tile khi chạy ethernet 50G với PTP được kích hoạt cả sử dụng FEC và không có điều kiện FEC? Bộ đồng bộ hóa vectơ không chuyển các giá trị đầu vào vào đầu ra nếu chúng vẫn giữ nguyên. Khi đặt lại đường dẫn dữ liệu mà không đặt lại không gian cấu hình được thực hiện và giá trị đầu vào vẫn giữ nguyên, đầu ra vẫn bị kẹt ở các giá trị đặt lại, khiến bộ đồng bộ hóa vectơ không chuyển các giá trị đầu vào vào đầu ra. Đầu ra không nhận được giá trị yêu cầu đã kích hoạt xung "async_pulse" không đúng thời điểm, dẫn đến độ chính xác lỗi PTP lên đến 400 giây. |
02/27/2025 |
|
Tại sao phiên bản phần mềm Quartus® Prime Pro Edition 24.2 và 24.3 không thành công khi thiết kế các IP ethernet đa tốc độ bao gồm các bộ thu phát FHT F-Tile sử dụng 5 hoặc 6 cấu hình? Đặt lại chế độ làn và các thông số tương tự không được cập nhật đúng cách sau mỗi lần lặp lại trong luồng người dùng. Điều này dẫn đến thất bại cho các thiết kế có hơn 5 cấu hình của bộ thu phát FHT F-Tile, vì các giá trị tham số tương tự không được cập nhật và chế độ làn không thay đổi. |
02/27/2025 |
|
Tại sao thiết kế của tôi bị lỗi trong phần cứng khi ENFORCE_CLK_ENABLE_INFERENCING_IN_M20KS được đặt thành BẬT (Giá trị Mặc định)? Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.3 và 24.3.1, bạn có thể thấy rằng dữ liệu được ghi vào RAM M20K không chính xác trong phần cứng. Sự cố này xảy ra khi ENFORCE_CLK_ENABLE_INFERENCING_IN_M20KS được đặt thành BẬT (Giá trị mặc định), loại RAM là M20K và RTL cho tín hiệu cho phép ghi được mã hóa là bộ ghép kênh |
02/27/2025 |
|
Tại sao tôi gặp phải lỗi cấu hình với Trình quản lý thiết bị bảo mật khi sử dụng Macronix Flash? Một số thiết bị Macronix Flash yêu cầu thời gian dài hơn để bật nguồn Đặt lại # ở mức cao trước khi CS # xuống thấp. Tuy nhiên, SDM (Trình quản lý thiết bị bảo mật) không đáp ứng yêu cầu về thời gian này trong khi bật nguồn, khiến đèn flash chuyển sang trạng thái bất thường và không giao tiếp được với FPGA. |
02/20/2025 |
|
Định nghĩa của tham số Do sự cố trong Phiên bản Phần mềm Quartus® Prime Pro phiên bản 24.3.1 trở về trước, bạn sẽ thấy Tham chiếu F-Tile và Hệ thống PLL Clocks IP GUI có Tham số tương tự sau: "Chọn cài đặt PLL chung FHT". Không có tài liệu về tham số nội bộ này và nó không nên được hiển thị trong IP GUI. |
02/13/2025 |
|
Thông tin hiệu suất IO cho các chân IO một đầu có sẵn trong tệp sơ đồ chân FPGA MAX®10 không? Không, do sự cố trong tệp sơ đồ chân cho tất cả các thiết bị FPGA MAX®10 nên thông tin về hiệu suất IO cho chân Một đầu không khả dụng. |
02/12/2025 |
|
Thông tin hiệu suất IO trong tệp sơ đồ chân cho gói MAX®10 FPGA F256 có chính xác không? Không, do sự cố trong tệp sơ đồ chân và Phần mềm Quartus® Prime Standard Edition dành cho thiết bị gói MAX®10 FPGA F256, thông tin về hiệu suất IO cho chân cắm Một đầu không khả dụng. |
02/12/2025 |
|
Tại sao quyền truy cập không liên kết của các giao dịch D2H ST nhịp đơn liên tiếp không thể được truyền hoàn toàn bằng IP DMA Thu thập Phân tán Có thể Mở rộng? Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 24.3.1 trở về trước, việc truy cập không liên kết các giao dịch D2H ST nhịp đơn liên tiếp có thể không được truyền hoàn toàn bằng IP DMA Thu thập Phân tán Có thể mở rộng. Do đó, cổng thiết bị có thể bị treo và cần thiết lập lại mềm để tiếp tục các giao dịch tiếp theo. |
02/10/2025 |
|
Tại sao độ dài được đặt trong bộ mô tả phản hồi bằng IP DMA Phân tán - Thu thập có thể mở rộng lại khác so với độ dài truyền thực tế của các giao dịch Truyền phát trực tiếp H2D? IP DMA và thời gian truyền thực tế của các giao dịch H2D Streaming. Sự cố này khiến giá trị được báo cáo trong mô tả phản hồi khác nhau mặc dù số byte thực tế được gửi là chính xác. |
02/10/2025 |
|
Tại sao tôi thấy giá trị dấu thời gian không chính xác trong mô tả người trả lời trong quá trình truyền H2D Streaming của IP DMA Phân tán - Thu thập có thể mở rộng? Do sự cố trong Phiên bản Phần mềm Quartus® Prime Pro phiên bản 24.3.1 trở về trước, các giá trị dấu thời gian không chính xác có thể được báo cáo trong mô tả phản hồi H2D Streaming của IP DMA Phân tán Tập hợp có thể mở rộng. Sự cố này xảy ra khi dấu thời gian PTP nội bộ FIFO bị tràn. |
02/10/2025 |
|
Tại sao tôi thấy xác nhận sớm tín hiệu reset_status_n trên IP FPGA Truyền phát trực tiếp R-tile Avalon® cho PCI Express* ở chế độ PIPE direct? Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.4 trở về trước, bạn có thể thấy xác nhận bất thường reset_status_n sớm trong IP R-Tile Avalon® Streaming FPGA ở chế độ PIPE direct. |
02/10/2025 |
|
Tại sao tôi không thể truy cập thiết bị flash EPCQ trên Bộ phát triển FPGA Cyclone® V GT (DK-DEV-5CGTD9N-B)? Thực hiện theo phương pháp được cung cấp trong Hướng dẫn sử dụng Bộ phát triển FPGA Cyclone® V GT, 4.3. Định cấu hình Thiết bị MAX® V để lập trình EPCQ, bạn có thể không truy cập được thiết bị cấu hình EPCQ, chẳng hạn như không thể lập trình tệp JIC cho cấu hình Active Serial (AS). |
02/06/2025 |
Results 1-20 of 9,677
Tìm kiếm mẹo tìm kiếm bài viết
Tìm kiếm một vấn đề cụ thể |
Tìm kiếm theo phiên bản Phần mềm Intel® Quartus Prime và phiên bản bạn đang sử dụng |
|---|---|
|
|
Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.