Mô tả
Trong IP cứng Stratix® IV của PCI Express®, một số cấu hình cho phéppld_clk được điều khiển từ một PLL, do đó, bắt nguồn từ coreclkout_hip. Việc triển khai này không được hỗ trợ khi sử dụng IP Stratix V cứng.
Độ phân giải
Đối với Stratix V, hãy kết nối pld_clk Để coreclkout_hip như được hiển thị trong bảng Triển khai IP cứng Clock Signals của phần Tín hiệu Xung Stratix V cho Hướng dẫn Sử dụng PCI Express.