Có vấn đề nào đã biết với việc mô phỏng IP Cyclone LP PLL 10 bằng Verilog không?

Do có vấn đề trong phần mềm Intel® Quartus® Prime phiên bản Tiêu chuẩn phiên bản 17.0, mô hình mô phỏng PLL không được khởi tạo cho các thiết bị Cyclone® 10 LP khi thực hiện mô phỏng bằng Verilog. Vấn đề này không áp dụng khi mô phỏng ip Cyclone LP PLL 10 bằng VHDL.

Để khắc phục sự cố này, hãy cài đặt bản vá bên dưới trên Intel Quartus Prime phiên bản 17.0 và làm theo hướng dẫn để thêm các bước bổ sung trong lệnh chạy mô phỏng của bạn.

Nếu! [tập tin là thư verilog_libs] {
tập tin mkdir verilog_libs
}

vlib verilog_libs/Altera_mf_ver
vmap altera_mf_ver ./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

quartus-17.0std-0.12std-windows.exe

quartus-17.0std-0.12std-linux.run

quartus-17.0std-0.12std-readme.txt

Sự cố này đã được khắc phục bắt đầu với phiên Intel Quartus mềm Prime Phiên bản Tiêu chuẩn phiên bản 18.0