Biên dịch phiên bản VHDL của DDR3 với lõi UniPHY trong Quartus®Phần mềm II phiên bản 11.0 dẫn đến lỗi sau trong quá trình tổng hợp:
Lỗi: Kết nối bất hợp pháp được tìm thấy trên hệ thống kế thừa bộ đệm đầu vào I/ O|altdq_dqs2_ddio_3reg_stratixiii:altdq_dqs2_inst|obuf_os_0 ổ đĩa đến đích khác hơn là bộ đệm.
Tệp đóng gói cấp cao nhất là tệp VHDL khởi tạo phiên bản Verilog của lõi. Tất cả các tín hiệu bit đơn (mem_cas_n, mem_we_n, mem_ck, mem_odt, mem_cs_n, mem_cke, mem_ras_n và mem_ck_n) được định nghĩa là std_logic_vector(0 xuống đến 0) ở cấp cao nhất và được định nghĩa là dây bit ký hiệu trong lõi lập tức. Phần mềm Quartus II hiện không thể giải quyết kết nối này giữa các định nghĩa std_logic_vector VHDL bit đơn và các dây Verilog bit đơn, dẫn đến lỗi trên.
Giải pháp là thay đổi tín hiệu bit đơn trong gói VHDL cấp cao nhất từ std_logic_vector(0 xuống còn 0) thành công std_logic.
Vấn đề này dự kiến sẽ được khắc phục trong bản phát hành phần mềm Quartus II trong tương lai.