Verilog HDL: Tạo một thiết kế phân cấp

Ví dụ này mô tả cách tạo thiết kế phân cấp bằng Verilog HDL. Thiết kế này giống hệt với VHDL, AHDL và các ví dụ phân cấp dạng biểu đồ. Tệp tin top_ver.v là cấp cao nhất, gọi hai tệp cấp thấp hơn là bottom1.v và bottom2.v.

Để biết thêm thông tin về việc sử dụng ví dụ này trong dự án của bạn, hãy truy cập:

• Cách sử dụng ví dụ HDL Verilog
• Trợ giúp MAX+PLUS® II

vprim.v

mô-đun top_ver.v 

top_ver (q, p, r, ngoài);

đầu     vào q, p, r;
đầu     ra;
reg     out, intsig;

bottom1 u1(.a(q), .b(p), .c(intsig));
bottom2 u2(.l(intsig), .m(r), .n(out));

nội bộ

bottom1.v

mô-đun dưới1(a, b, c);

đầu     vào a, b;
đầu     ra c;
reg      c;

luôn
bắt
     đầu c<=a & b; endmodule

bottom2.v

mô-đun bottom2(l, m, n);

đầu     vào l, m;
đầu    ra n;
reg       n;

luôn
bắt
     đầu n<=l | m; mô đun cuối