Ví dụ này mô tả thiết kế hệ số nhân chưa được ký 8 bit trong Verilog HDL. Các công cụ tổng hợp phát hiện các nhân trong mã HDL và suy lpm_mult năng.
Hình 1. Sơ đồ cấp cao nhất của hệ số nhân chưa được ký.
Tải xuống các tệp được sử dụng trong ví dụ này:
Bảng 1. Danh sách cổng nhân chưa được ký
Tên cổng |
Loại |
Mô tả |
|---|---|---|
a[7:0], b[7:0] |
Nhập |
Đầu vào dữ liệu 8 bit cho đơn vị nhân |
ra[15:0] |
Ra |
Đầu ra hệ số nhân 16 bit |