Mẫu HDL Verilog cho Máy trạm

Trang này bao gồm các ví dụ thiết kế cho các máy trạm trong Verilog HDL. Một máy trạng thái là một mạch tuần tự được tiến hành thông qua một số trạng thái. Các ví dụ cung cấp mã HDL để triển khai các loại máy trạm sau:

Máy tính trạng thái hoạt động 4 trạng thái

Đầu ra của máy Trạng thái Kết quả phụ thuộc vào cả đầu vào và trạng thái hiện tại. Khi đầu vào thay đổi, đầu ra được cập nhật mà không cần chờ biên đồng hồ.

Máy trạng thái moore 4 trạng thái

Đầu ra của một máy trạng thái Moore chỉ phụ thuộc vào trạng thái hiện tại. Đầu ra chỉ được viết khi trạng thái thay đổi (trên cạnh đồng hồ).

Máy trạng thái an toàn

Ví dụ này sử dụng giá trị thuộc tính tổng hợp syn_encoding an toàn để chỉ định rằng phần mềm nên chèn thêm logic để phát hiện trạng thái bất hợp pháp và ép buộc quá trình chuyển đổi của máy trạng thái sang trạng thái đặt lại.

Máy trạng thái mã hóa người dùng

Ví dụ này sử dụng syn_encoding sử dụng giá trị thuộc tính tổng hợp để hướng dẫn phần mềm mã hóa từng trạng thái với giá trị được xác định trong mã nguồn HDL Verilog. Bằng cách thay đổi các giá trị của hằng số trạng thái, bạn có thể thay đổi mã hóa của máy trạng thái.

Tải xuống các tệp được sử dụng trong ví dụ này:

Mỗi tệp tải xuống zip bao gồm tệp Verilog HDL cho máy trạng thái và biểu đồ khối cấp cao nhất của nó.

Việc sử dụng thiết kế này được điều chỉnh và tuân theo, các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.