Ví dụ này mô tả thiết kế RAM một cổng 64 bit x 8 bit với các địa chỉ đọc và ghi phổ biến trong Verilog HDL. Các công cụ tổng hợp có thể phát hiện các thiết kế RAM một cổng trong mã HDL và tự động suy luận altsyncram hoặc siêu chức năng altdpram, tùy thuộc vào kiến trúc của thiết bị mục tiêu.
Hình 1. Biểu đồ ram một cổng cấp cao nhất.
Tải xuống các tệp được sử dụng trong ví dụ này:
Tên cổng |
Loại |
Mô tả |
|---|---|---|
dữ liệu[7:0] |
Nhập |
Đầu vào dữ liệu 8 bit |
phần bổ trợ[5:0] |
Nhập |
Đầu vào địa chỉ 6 bit |
Chúng tôi |
Nhập |
Ghi cho phép đầu vào |
Clk |
Nhập |
Đầu vào đồng hồ |
q[7:0] |
Ra |
Đầu ra dữ liệu 8 bit |