Ví dụ này mô tả bộ đếm 8 bit với đầu vào không đồng bộ và số lượng cho phép đầu vào trong Verilog HDL. Các công cụ tổng hợp phát hiện các thiết kế bộ đếm trong mã HDL và suy lpm_counter năng lớn.
Hình 1. Bộ đếm với Sơ đồ Thiết lập lại Cấp cao nhất Không đồng bộ
Tải xuống các tệp được sử dụng trong ví dụ này:
Bộ đếm tải xuống với Tệp README Không đồng bộ ›
Việc sử dụng thiết kế này được điều chỉnh và tuân theo các điều khoản và điều kiện của Thỏa thuận cấp phép Mẫu Thiết kế Intel® Design Example.
Bảng 1 liệt kê các cổng và đưa ra mô tả cho từng cổng.
Bảng 1. Truy cập với Danh sách Cổng đặt lại không đồng bộ
| Mô tả loại | tên | cổng |
|---|---|---|
| Clk | Nhập | Đồng hồ |
| Reset | Nhập | Đặt lại không đồng bộ |
| Ena | Nhập | Bật đếm |
| kết quả[7:0] | Ra | Đầu ra bộ đếm 8 bit |