Lõi IP FPGA Intel® MAC và PHY 100G Ethernet độ trễ thấp

Tổng quan

Intel® cung cấp khả năng linh hoạt tối đa, khả năng mở rộng, và khả năng cấu hình với lõi Intel® FPGA IP Ethernet 100G Độ Trễ Thấp, nhắm mục tiêu vào các trung tâm dữ liệu và cơ sở hạ tầng mạng. Lõi Intel® FPGA IP Ethernet 100G Độ Trễ Thấp tuân thủ tiêu chuẩn IEEE 802.3ba-2010, nó bao gồm bộ điều khiển truy cập phương tiện (MAC), PHY, lớp con mã hoá vật lý (PMA), đính kèm phương tiện vật lý (PMA), và một khối sửa lỗi liên tiếp (FEC) tùy chọn. Nó cũng bao gồm hỗ trợ đóng dấu thời gian IEEE 1588v2 và khả năng vận hành các bảng nối đa năng trên các FPGA Intel® Stratix® và Intel® Arria® được hỗ trợ. IP này có thể được sử dụng cho các giao diện giữa chip với chip bằng các mô-đun thu phát liên kết đồng hoặc quang học.

Tính năng

• Lõi IP được thiết kế theo Tiêu chuẩn Ethernet tốc độ cao IEEE 802.3ba-2010, có sẵn trên trang web IEEE (www.ieee.org). MAC cung cấp khả năng xử lý frame chuyển tiếp nhanh để tối ưu hóa độ trễ, tối ưu tốc độ đường dây với độ dài khung hình 64 byte. Điều này bảo đảm không rớt gói tin ngay cả khi lưu lượng truy cập liên tục hoặc có độ dài hỗn hợp. Tất cả các biến thể lõi IP FPGA Intel® Ethernet 100G đỗ trễ thấp đều bao gồm các phần tử MAC và PHY song công, và cung cấp các tính năng sau:

Các tính năng PHY:

• Logic PCS mềm giao tiếp liền mạch với bộ thu phát nối tiếp FPGA Intel® Stratix® 10 25,78125 Gbps
• Giao diện ngoại vi CAUI-4 gồm bốn làn thu phát nối tiếp vật lý FPGA hoạt động tại 25,78125 Gbps
• Tùy chọn sửa lỗi liên tiếp Reed-Solomon – RS(528.514) FEC
• Hỗ trợ giao thức Thương lượng Tự động/Đào tạo Tự động (AN/LT)

Các tính năng điều khiển cấu trúc khung:

• Hỗ trợ các gói jumbo
• Kiểm soát lỗi kiểm tra dự phòng theo chu kỳ (CRC) truyền qua TX và RX
• Tùy chọn khởi tạo và chèn CRC trên TX
• Tùy chọn truyền ô preamble qua đầu RX và TX có yêu cầu chuyển thông tin quản lý người dùng độc quyền
• Bộ đệm khung tự động ở đầu phát TX để đáp ứng độ dài tối thiểu 64 bit của khung Ethernet

Giám sát và thống kê khung:

• Kiểm tra và báo cáo lỗi CRC tại đầu RX
• Tùy chọn kiểm tra SFD nghiêm ngặt RX theo đặc điểm kỹ thuật IEEE
• Kiểm tra gói không đúng định dạng RX theo đặc điểm kỹ thuật IEEE
• Đã nhận chỉ báo loại khung điều khiển
• Bộ đếm thống kê tùy chọn
• Cơ chế báo hiệu lỗi tùy chọn: báo cáo lỗi cục bộ và tạo ra lỗi từ xa (Tiêu chuẩn Ethernet IEEE 802.3ba-2012, Khoản 66)

Điều khiển luồng:

• Tùy chọn hoạt động điều khiển luồng Ethernet sử dụng các thanh ghi tạm dừng hoặc giao diện tạm dừng (IEEE 802.3, Khoản 31)
• Tùy chọn điều khiển luồng dựa trên mức độ ưu tiên có sử dụng các thanh ghi tạm dừng để kiểm soát ổn định (Tiêu chuẩn IEEE 802.1Qbb-2011, Bản sửa đổi 17)
• Điều khiển quá trình lọc frame Pause

Các tính năng gỡ rối và khả năng kiểm tra:

• Tuỳ chọn vòng lặp PMA nối tiếp (TX đến RX) tại bộ thu phát nối tiếp để thực hiện kiểm tra tự chẩn đoán
• Khả năng chèn lỗi TX hỗ trợ kiểm tra và gỡ lỗi
• Quyền truy cập tùy chọn đến Debug Master Endpoint (ADME) FPGA Intel® để gỡ rối hoặc giám sát tính toàn vẹn tín hiệu PHY

Giao diện hệ thống người dùng:

• Giao diện quản lý Avalon® Memory-Mapped (Avalon-MM) giúp truy cập vào các thanh ghi trạng thái và điều khiển lõi IP
• Giao diện đường dẫn dữ liệu Avalon-ST kết nối đến logic máy khách bằng khởi đầu khung theo byte quan trọng nhất (MSB). Độ rộng dữ liệu giao diện 512 bit đảm bảo tốc độ dữ liệu bất kể tùy chọn chuyển qua phần mở đầu RX và TX cũng như căn chỉnh SOP
• Kiểm soát quá trình thiết lập lại phần cứng và phần mềm

Để biết thông số kỹ thuật chi tiết của giao thức Ethernet, hãy tham khảo Tiêu chuẩn Ethernet tốc độ cao IEEE 802.3ba-2010.