Thiết kế dành cho quân đội, hàng không vũ trụ và chính phủ của FPGA

Để giúp người dùng mới hiểu nhanh các khả năng của FPGA RF Trực tiếp và cho phép khả năng đánh giá vượt trội, Altera đã phát triển một ví dụ thiết kế buồng lái bộ chuyển đổi tương tự sang kỹ thuật số (ADC) hoặc bộ chuyển đổi kỹ thuật số sang tương tự (DAC). Thiết kế này có giao diện người dùng đồ họa (GUI) để khám phá và định cấu hình các khối ô tương tự với các cài đặt khác nhau. Chúng bao gồm định cấu hình các chế độ thập phân hoặc nội suy của bộ chuyển đổi lên / xuống, tất nhiên là tần số trung tâm và bộ tinh chỉnh, đặt chế độ lặp lại, tốc độ mẫu, v.v.

Định dạng chùm tia trễ theo thời gian kỹ thuật số cung cấp độ phân giải góc tùy ý, các chùm tia đồng thời ở các góc khác nhau và không ảnh hưởng đến chất lượng.

Thiết kế này có bộ lọc lấy lại mẫu độ trễ phân đoạn tỷ lệ siêu mẫu trong công cụ trì hoãn thời gian được phát triển bằng công cụ thiết kế DSP Builder dành cho các nhà phát triển DSP. Có bốn phiên bản của cơ chế trễ thời gian để hỗ trợ bốn chùm tia đồng thời, trong đó mỗi chùm độc lập và được điều khiển riêng biệt.

Ví dụ thiết kế Marine Radar cho thấy việc triển khai đường ống xử lý tín hiệu kỹ thuật số phức tạp trên Agilex™ 5 FPGA. Việc triển khai được thực hiện bằng cách sử dụng công cụ DSP Builder giúp tăng năng suất của nhà thiết kế và mang lại hiệu suất DSP tốt nhất trong phân khúc trên FPGA.

Ví dụ thiết kế này chứng minh việc triển khai hiệu quả của ngân hàng bộ lọc tổng hợp, được gọi là bộ định kênh nghịch đảo. Nó cho thấy một triển khai parametrizable trong DSP Builder có thể được điều chỉnh cho các ứng dụng của người dùng cuối. Hoạt động của ngân hàng bộ lọc được hiển thị trong ứng dụng vô tuyến nhận thức, trong đó cần tái cấu trúc hoàn hảo của tín hiệu.

Đây là một tập hợp con của bộ định kênh lấy mẫu quá mức SSR băng rộng. Cấu trúc triển khai của bộ định kênh lấy mẫu quá mức có thể rất khác nhau tùy thuộc vào tỷ lệ mẫu đầu vào, số lượng kênh và số lượng mẫu chồng chéo. Trong kiến trúc này, số lượng kênh FFT thấp và số mẫu chồng chéo ít hơn số đường dẫn song song. Các đầu vào chồng chéo xảy ra trên các đường dẫn song song, do đó có thuật ngữ 'chồng chéo không gian'.

Thiết kế này có một ngân hàng lọc đa pha được phát triển bằng công cụ thiết kế DSP Builder được định hướng cho các nhà phát triển DSP. Dữ liệu từ Bộ tạo tín hiệu trên chip được truyền vào khối Bộ phân kênh bao gồm Cổ góp, Bộ lọc đa pha, Bộ dịch chuyển tròn và khối FFT. Đầu ra thu được của Bộ định kênh được tải lên máy chủ và trình bày cho người xem đồng thời hiển thị một số chỉ số chất lượng tín hiệu chính.

Thiết kế Bộ định kênh lấy mẫu quá mức bao gồm Bộ tạo tín hiệu trên chip, có thể cung cấp kích thích có thể lập trình cho hệ thống Bộ phân kênh, làm cho ví dụ thiết kế chạy mà không cần bộ tạo tín hiệu bên ngoài và ADC.

Thiết kế ví dụ về bộ tạo chùm tia thích ứng MVDR cho thấy việc triển khai hiệu quả việc tạo chùm tia thích ứng trên FPGAs. Bộ tạo chùm tia thích ứng đạt được chất lượng tín hiệu tối ưu từ hướng mong muốn đồng thời loại bỏ nhiễu từ hướng không mong muốn. MVDR dựa trên phương pháp đảo ngược ma trận mẫu, trong đó trọng số dạng chùm tia được tính toán dựa trên quan sát trực tiếp môi trường.

Bộ định kênh là bộ thu băng rộng chia băng thông rộng thành các băng tần quan tâm riêng lẻ. Do độ lợi xử lý, tín hiệu tỷ lệ tín hiệu trên nhiễu (SNR) thấp có thể được phát hiện một cách đáng tin cậy trong các kênh con riêng lẻ.

Radar khẩu độ tổng hợp (SAR) là một kỹ thuật được sử dụng trong các radar hiện đại để thu được hình ảnh cảnh có độ phân giải cao. Altera FPGAs đang cho phép công nghệ như vậy ngay cả dưới những ràng buộc SWaP chặt chẽ.

Phân vùng ảnh được sử dụng trong nhiều ứng dụng robot tự điều hướng. Ứng dụng này để phân loại loại đối tượng mà mỗi pixel trong ảnh thuộc về. Ví dụ này thể hiện khả năng phát hiện và phân vùng các ngôi nhà thông qua hình ảnh trên cao.

Ví dụ thiết kế Bộ nhớ RF kỹ thuật số Monobit thể hiện việc sử dụng FPGAs với các bộ thu phát tốc độ cao tích hợp như một giai đoạn front-end băng rộng.

Ví dụ về thiết kế Bảo mật Dựa trên Phân vùng trình bày một cách an toàn để gán khóa bảo mật cho nhiều vùng từng phần được mã hóa trong FPGA.

Ví dụ thiết kế này thể hiện quá trình xử lý doppler xung. Trong một ứng dụng radar điển hình, tần số Doppler phải được tính toán và xác định. Điều này được thực hiện bằng cách tính toán FFT qua nhiều xung radar nhất quán. Do mô hình ghi/đọc vốn có của bộ nhớ động, thao tác rẽ góc không hiệu quả. Thiết kế này cho thấy cách giảm thiểu tắc nghẽn thông lượng do rẽ góc.

Thiết kế tham chiếu này bao gồm việc tạo ra tín hiệu nhiễu Gaussian băng rộng bằng cách sử dụng phương pháp tiếp cận đa pha. Quá trình xử lý tín hiệu tiếp theo cho phép bạn chỉ điền các dải quang phổ mong muốn với độ lớn được xác định tùy chỉnh cho mỗi dải.

Bản demo tạo chùm tia FFT đồng thời tạo ra nhiều chùm tia để lọc không gian. Điều này mang đến hiệu suất tốt hơn, là yêu cầu thiết yếu đối với các hệ thống thời gian thực.

Ví dụ thiết kế về Trình quy hoạch phân rã QR là một cài đặt có thể tham số hóa được thiết kế để giải quyết các kích thước ma trận khác nhau. Thuật toán dựa trên QR có sự ổn định tốt về mặt số học và có thể giải các hệ phương trình có dạng hình chữ nhật, được xác định quá mức. Thuật toán là một trong những thiết kế tham chiếu dấu phẩy động phức tạp đầu tiên nêu bật tính khả thi và hiệu suất của IP dấu phẩy động trên FPGA.

Bộ lọc Kalman mở rộng (EKF) được triển khai trên FPGA SoC Cyclone® V. Nó sử dụng một cách hiệu quả kiến trúc kết hợp, trong đó một phần của thuật toán được giảm tải cho kết cấu FPGA để tăng hiệu suất tổng thể của hệ thống và giảm tải bộ xử lý Arm*.

Ví dụ thiết kế về Trình quy hoạch phân rã Cholesky là một cài đặt có thể tham số hóa được thiết kế để giải quyết các kích thước ma trận khác nhau. Thuật toán dựa trên Cholesky có thể giải quyết trường hợp riêng của hệ phương trình có dạng vuông, hiệu quả hơn các thuật toán khác như QR.

Thuật toán là một trong những ví dụ thiết kế dấu phẩy động đầu tiên nêu bật tính khả thi và hiệu suất của IP dấu phẩy động FPGA trên

Ví dụ thiết kế Time Delay Beamforming được triển khai trong Bộ phát triển DSP Stratix® V. Độ trễ thời gian thực đạt được thông qua bộ lọc độ trễ phân đoạn với độ phân giải nhỏ tùy ý. Ví dụ thiết kế bao gồm một hệ thống radar truyền - phát xung đơn giản nhưng đầy đủ với 32 phần tử mảng theo pha.

Trong một radar xung điển hình, Nén xung tương quan tín hiệu nhận được với dạng sóng đã biết để tăng độ phân giải phạm vi và SNR. Ví dụ thiết kế này trình bày kỹ thuật Nén xung với kỹ thuật Chồng chéo và Lưu.