Giới thiệu về SDC về RTL và Phân tích Thời gian Sớm

Mô tả

Phân tích thời gian là một khía cạnh quan trọng của chu trình thiết kế FPGA và các thiết kế hạn chế chính xác đảm bảo rằng các yêu cầu về thời gian được đáp ứng. Tính năng SDC-on-RTL có sẵn như một phần của phần mềm Prime Pro Intel Quartus cho phép bạn áp dụng các ràng buộc trực tiếp trên các chân phân cấp được xác định trong thiết kế RTL của bạn. Trong video này, tôi sẽ đi qua những điều cơ bản về SDC-on-RTL và những lợi ích của việc đưa nó vào các thiết kế mới của bạn.